「SCK」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A control circuit 30 for controlling data writing to storage devices 21 to 28 and data reading from the storage devices 21 to 28 sends a clock signal SCK and a reset signal RST to the storage devices 21 to 28 respectively through a clock signal line CL and a reset signal line RL.例文帳に追加

記憶装置２１〜２８に対するデータの書き込み、および記憶装置２１〜２８からのデータの読み出しを制御する制御回路３０は、クロック信号線ＣＬ、リセット信号線ＲＬを介してクロック信号ＳＣＫ、及びリセット信号ＲＳＴを各記憶装置２１〜２８に送出する。 - 特許庁

A data latch circuit 12 of a source driver 1 is provided with DFFs 12A, 12B, and 12D which take in display data signal R.G.B in synchronous with both rising timing and falling timing of a clock signal SCK whose frequency is 1/2 of the display data signal R.G.B.例文帳に追加

ソースドライバ１におけるデータラッチ回路１２は、表示用データ信号Ｒ・Ｇ・Ｂの１／２の周波数であるクロック信号ＳＣＫの、立ち上がりと立ち下がりとの両方のタイミングに同期して、表示用データ信号Ｒ・Ｇ・Ｂを取り込むＤＦＦ１２Ａ・１２Ｂ・１２Ｄを備えている。 - 特許庁

When I2S interfaces 16 to 18 are slaves, a pin-mode register 10a is set so that an I2S-bit clock signal sck and an I2S command signal ws that serve as input to the I2S interface 16 via a selector are also input to the I2S interfaces 17 and 18, respectively.例文帳に追加

Ｉ２Ｓインタフェース１６〜１８がスレーブの場合、ピンモードレジスタ１０ａは、セレクタを介してＩ２Ｓインタフェース１６に入力されるＩ２Ｓビットクロック信号ｓｃｋ、およびＩ２Ｓコマンド信号ｗｓがＩ２Ｓインタフェース１７，１８にもそれぞれ入力されるように設定されている。 - 特許庁

Meanwhile, when the head temperature signal TH and the overheat alarming signal XHOT are to be obtained, the signal line used for pixel data SI, a latch signal LAT, a change signal CH, transferring clock SCK, and an N-charge signal NCHG is connected to the ground potential by the mask switch 70.例文帳に追加

一方、ヘッド温度信号ＴＨ、及び過加熱報知信号ＸＨＯＴを取得する場合には、マスクスイッチ７０により、画素データＳＩ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ、転送用クロックＳＣＫ、及びＮ−チャージ信号ＮＣＨＧに用いられる信号線をグランド電位に接続する。 - 特許庁

An output signal Q 1 of a D latch 301 of an initial stage included in a shift register circuit 22 of a source driver 101 rises in tune with the rise of a clock signal SCK and an output signal Q 2 of an a D latch 302 of the next stage rises in tune with the rise of an inverted clocks signal SCKB.例文帳に追加

ソースドライバ１０１のシフトレジスタ回路２２に含まれる初段のＤラッチ３０１の出力信号Ｑ１は、クロック信号ＳＣＫの立ち上がりに合わせて立ち上がり、次段のＤラッチ３０２の出力信号Ｑ２は、反転クロック信号ＳＣＫＢの立ち上がりに合わせて立ち上がる。 - 特許庁

A control circuit 30 controls the writing of data to storage devices 21 to 28 and the reading of data from the storage devices 21 to 28, and sends a clock signal SCK and a reset signal RST to the storage devices 21 to 28 respectively through a clock signal line CL and a reset signal line RL.例文帳に追加

記憶装置２１〜２８に対するデータの書き込み、および記憶装置２１〜２８からのデータの読み出しを制御する制御回路３０は、クロック信号線ＣＬ、リセット信号線ＲＬを介してクロック信号ＳＣＫ、及びリセット信号ＲＳＴを各記憶装置２１〜２８に送出する。 - 特許庁

The slave device measures the pulse width of the strobe signal STB, detects whether the slave address according to the pulse width and its own slave address accord, and decides the data of a prescribed number of bits taken in by a serial data signal SDATA and a synchronous clock signal SCK when according.例文帳に追加

スレーブ装置では、ストローブ信号ＳＴＢのパルス幅を測定するとともに、そのパルス幅に応じたスレーブアドレスと自身のスレーブアドレスとが一致するか否かを検知し、一致する時に、シリアルデータ信号ＳＤＡＴＡおよび同期クロック信号ＳＣＫによって取り込んだ所定ビット数のデータを確定する。 - 特許庁

The source driver 101 raises the sampling pulse at the rise of the clock signal SCKB and causes the sampling pulse to fall at the rise of the clock signal SCK and therefore the superposition of the sampling pulses is obviated and thereby the occurrence of a variation and stripe pattern in the displayed videos is prevented and the high-sharpness videos can be displayed.例文帳に追加

このようにソースドライバ１０１は、クロック信号ＳＣＫＢの立ち上がりでサンプリングパルスを立ち上げ、クロック信号ＳＣＫの立ち上がりでサンプリングパルスを立ち下げるので、サンプリングパルスの重なりが防止されることにより、表示映像にざらつきや縞模様を生じることがなく、高画質な映像を表示できる。 - 特許庁

The DSP 51 supplies a serial clock signal SCK and and a word synchronizing signal WS to all A/D converters 53, shift registers 54, and latch circuits 55 of the respective ASICs 52 individually, and parallel inputs of A/D values and parallel outputs of PWM values, and further data of them are transferred in synchronism with those signals.例文帳に追加

ＤＳＰ５１から、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳが、各ＡＳＩＣ５２におけるすべてのＡ／Ｄ変換器５３、シフトレジスタ５４及びラッチ回路５５に個々に供給され、これらの信号に同期して、Ａ／Ｄ値のパラレル入力及びＰＷＭ値のパラレル出力、さらには、これらのデータの転送がなされる。 - 特許庁

In addition, with changes in these clock signals Sck and Gck, the frequency f4 of a driving signal to be supplied to a PDP 4 is changed and moreover the waveforms of sustain pulses IPy and IPx are changed, and electromagnetic waves of spurious radiation to be radiated from the PDP 4 are suppressed to improve the image quality.例文帳に追加

また、かかるクロック信号Ｓｃｋ及びＧｃｋの変更に伴い、ＰＤＰ４に供給する駆動信号の周波数ｆ４を可変させ、更にサステインパルスＩＰｙ及びＩＰｘの波形を変化させてＰＤＰ４から放射される不要輻射の電磁波を抑制し、映像品質の向上を実現する。 - 特許庁

A control device 50 can determine the number of semiconductor devices 10 wherein the contact between external terminals and contact terminals is imperfect, based on the values of divided voltages by first resistors R1 and fifth resistors R5, and the values of divided voltages by second resistors R2 and sixed resistors R6, which are detected as a clock signal SCK and a data signal SDA.例文帳に追加

制御装置５０は、クロック信号ＳＣＫおよびデータ信号ＳＤＡとして検出される、第１の抵抗Ｒ１と第５の抵抗Ｒ５の電圧分圧および第２の抵抗Ｒ２と第６の抵抗Ｒ６の電圧分圧の値に基づいて、外部端子−端子間に接触不良が発生している半導体装置１０の個数を特定することができる。 - 特許庁

Flag signals FLG are set, corresponding to the amount of the sample data accumulated in the RAM 1, and the frequency of system clock signals SCK, generated by a clock- generating circuit 30, is controlled in accordance with the flag signal FLG, so that the speed of decoding operation can be set nearly equal to the input speed of the bit steam BSM.例文帳に追加

ＲＡＭ１のサンプルデータの蓄積量に応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬＧに従ってクロック発生回路３０によって生成されるシステムクロック信号ＳＣＫの周波数を制御することによって、デコード処理の速度をビットストリームＢＳＭの入力速度とほぼ一致するように制御できる。 - 特許庁

The control part 110 outputs a control signal RSP for establishing a pull-up voltage level of the data terminal SDA at a low voltage level in the m-th clock cycle (m is an integer of 1≤m≤n), among the first to n-th clock cycles (n is an integer of ≥2) input to the clock terminal SCK, corresponding to ID information of the memory device 100.例文帳に追加

制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１〜第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである整数）のクロックサイクルにおいて、プルアップされたデータ端子ＳＤＡの電圧レベルを低電位レベルに設定するための制御信号ＲＳＰを出力する。 - 特許庁

In an active matrix type liquid crystal display device having a charge pump circuit which obtains output voltage GVDD as a display driving power voltage by boosting the voltage of regular power voltage VDD, the starting timing of an external control signal SCK is controlled to be made equal to the display starting timing of a liquid crystal display section 11, thereby preventing the charge pump circuit from being operatrd before a display period (b).例文帳に追加

表示駆動用の電源電圧として通常の電源電圧ＶＤＤを昇電圧して出力電圧ＧＶＤＤを得るチャージポンプ回路を有するアクティブマトリクス型液晶表示装置において、外部制御信号ＳＣＫの開始タイミングを液晶表示部１１の表示開始タイミングと同じに制御して、表示期間ｂ前にチャージポンプ回路を動作させないようにする。 - 特許庁

The control unit 110 outputs a response signal for reporting the fact that the memory device 100 is connected to the host device through the data terminal SDA in an mth (m is at least one integer which satisfies 1≤m≤n) clock cycle corresponding to the ID information of the memory device 100 from among first to nth (n is an integer of 2 or higher) clock cycles which are input in the clock terminal SCK.例文帳に追加

制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１〜第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである少なくとも１つの整数）のクロックサイクルにおいて、当該記憶装置１００が接続されていることを通知するための応答信号を、データ端子ＳＤＡを介してホスト装置に対して出力する。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

The control unit 30 includes: a detection circuit 32 for detecting a floating state of at least either of a power supply terminal TV connected to a host side power supply terminal TVH supplied with a power supply voltage VDD from a host device 10 and a ground terminal TG connected to a host side ground terminal TGH supplied with a ground voltage VSS from the host 10; and a mask processing unit 34 for performing mask processing on a system clock SCK.例文帳に追加

制御部３０は、ホスト装置１０からの電源電圧ＶＤＤが供給されるホスト側電源端子ＴＶＨに接続される電源端子ＴＶ及び、ホスト装置１０からのグランド電圧ＶＳＳが供給されるホスト側グランド端子ＴＧＨに接続されるグランド端子ＴＧの少なくとも一方のフローティング状態を検出する検出回路３２と、システムクロックＳＣＫのマスク処理を行うマスク処理部３４を有する。 - 特許庁