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array dataの部分一致の例文一覧と使い方
該当件数 : 2612件
A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加
第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁
In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction.例文帳に追加
１つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。 - 特許庁
In a magnetic memory provided with a memory cell array in which memory cells having magnetic resistance elements being writable by changing resistance by making current flow are arranged in a matrix state, the test method of the memory includes a writing step performing writing of test data for the memory cell by using a writing pulse having height of writing pulse height or less during use also having narrower width than width of the writing pulse.例文帳に追加
電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリにおいて、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えている。 - 特許庁
A probe is separated into a sending probe 31 and a receiving probe 41, ultrasonic wave is sent to a subject by using the sending probe 31, an echo is received by the receiving probe 41 having a plurality of transducers disposed into a two-dimensional array, signals received by the transducers of the receiving probe 41 are amplified, and waveform data 18a of the subject is provided based on the signals.例文帳に追加
探触子が送信用探触子３１と受信用探触子４１とに分離されており、送信用探触子３１を用いて超音波を被検体に送信し、２次元アレー状に配置された複数のトランスデューサを有する受信用探触子４１でエコーを受信し、受信用探触子４１のトランスデューサの受信する信号を増幅し、該信号に基づいて被検体の波形データ１８ａを得る。 - 特許庁
The thin film transistor array substrate includes: a gate line and a data line to define a pixel area; a thin film transistor formed in the pixel area; a pixel electrode connected to the thin film transistor; and a common electrode positioned to oppose the pixel electrode and forming a closed aperture area for transmitting and shutting off light by a rotation of liquid crystal positioned within said aperture area.例文帳に追加
本発明に係る薄膜トランジスタアレイ基板は画素領域を定義するゲートライン及びデータラインと、前記画素領域内に形成された薄膜トランジスタと、前記薄膜トランジスタと接続された画素電極と、前記画素領域内に位置する液晶の回転により光を透過及び遮断する閉鎖型開口領域を間に置いて前記画素電極と対向する共通電極とを具備する。 - 特許庁
A semiconductor memory provided with an access sequencer for simultaneously accessing a plurality of memory cells in the direction of data lines 111 to 114 and the direction of word lines 101 to 104 at the time of a write access to the memory array 100 of the above constitution and a test decoder 300 which is a control signal generation circuit improves write access processing efficiency and shortens test access time by using the test decoder 300.例文帳に追加
前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。 - 特許庁
In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加
第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁
A semiconductor memory device comprises a memory cell array 1 in which block is constituted of one or a plurality of memory cells being a unit of erasing data and which has a plurality of normal blocks BLK and a plurality of redundancy blocks RBLK, and a replacing circuit 7 replacing a defective block by the normal block when the number of defective blocks in the normal block BLK exceed the number of redundancy blocks RBLK.例文帳に追加
半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックＢＬＫと、複数のリダンダンシーブロックＲＢＬＫとを有するメモリセルアレイ１と、前記ノーマルブロックＢＬＫ内の不良ブロックの数が前記リダンダンシーブロックＲＢＬＫの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路７とを含む。 - 特許庁
The nonvolatile semiconductor memory device of this invention has a memory cell array consisting of a plurality of memory blocks in which electrically rewritable memory cells are arranged and performs a pre-program in which thresholds of all the memory cells in a selected memory block are considered as positive before erasing pieces of data about all the memory cells in the selected memory block among the plurality of memory blocks.例文帳に追加
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能なメモリセルが配列された複数のメモリブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記複数のメモリブロックのうちの選択したメモリブロックにおける全ての前記メモリセルのデータを消去する前に、前記選択したメモリブロックにおける全ての前記メモリセルのしきい値を正とするプリプログラムを行うことを特徴としている。 - 特許庁
Therefore, UV rays irradiating semiconductor elements such as TFTs possessed by the data line driving circuit 101 and the scanning line driving circuit 104 can be blocked by the light shielding films 201a, 201b when a sealing material 52 or a sealing portion 156 is irradiated with UV rays through the TFT array substrate 10 during manufacturing the liquid crystal device 1, and damages on the semiconductor elements by UV rays can be decreased.例文帳に追加
したがって、遮光膜２０１ａ及び２０１ｂによれば、液晶装置１の製造時に、ＴＦＴアレイ基板１０側からシール材５２或いは封止部１５６にＵＶ光を照射する際に、データ線駆動回路１０１及び走査線駆動回路１０４の夫々が有するＴＦＴ等の半導体素子に照射されるＵＶ光を遮ることができ、これら半導体素子がＵＶ光によって受けるダメージを低減できる。 - 特許庁
This electrooptical device has data lines, scanning lines, TFTs and pixel electrodes, on a TFT array substrate, and is provided with the holding capacity consisting of first electrodes 71 electrically connected to the TFTs and pixel electrodes, second electrodes 300 disposed facing them, and dielectric films 75 disposed therebetween, wherein an oxidized film 501 is formed by oxidizing all or part of at least one of surfaces of the the first and second electrodes.例文帳に追加
ＴＦＴアレイ基板上に、データ線、走査線、ＴＦＴ及び画素電極からなる電気光学装置であって、ＴＦＴ及び画素電極に電気的に接続された第１電極（７１）、これに対向配置された第２電極（３００）、及び、これらの間に配置された誘電体膜（７５）とからなる保持容量とを備えてなり、前記第１電極及び前記第２電極の少なくとも一方の表面の全部又は一部が酸化された酸化膜（５０１）とを備えている - 特許庁
In this image forming device equipped with a laser diode array 1 arranged obliquely to the main scanning direction of a photoreceptor 7 and provided with a plurality of light emitting sources on one chip, a laser beam from the light emitting source modulated based on the image data of every light emitting source is made to perform scanning by a rotary polygon mirror 4, so that the image is recorded on the surface of the photoreceptor.例文帳に追加
感光体７の主走査方向に対して斜めに配置され、一つのチップ上に複数の発光源が設けられたレーザーダイオードアレイ１と、各発光源毎の画像データに基づいて変調される発光源からのレーザービームを回転多面鏡４により走査させ、感光体面上に画像を記録する画像形成装置において、レーザービームの走査方向に複数配置され、任意の発光源からのビーム検知を行なう受光素子と、第１受光素子１１のビーム検知から第２受光素子１２のビーム検知までの時間を計測する計測手段（タイミング計測部２５）とを有し、計測手段による計測結果に基づいてレーザーダイオードアレイ１の傾け角度を調整する。 - 特許庁
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