「bit blt」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A sense amplifier S/A is connected to bit line pairs BLt and BLc to read/write data.例文帳に追加

センスアンプＳ／Ａは、データの読み／書きを行うためにビット線対ＢＬｔ，ＢＬｃに接続される。 - 特許庁

Bit line pre-charge circuits PCt, PCb pre-charging bit lines BLt, /BLt to ground voltage GND are arranged, and reference word lines RWLo, RWLe and a reference memory cell RMC are arranged so that potential difference is caused surely between bit lines BLt and /BLt when a word line WL is activated.例文帳に追加

ビット線ＢＬｔ，／ＢＬｔを接地電圧ＧＮＤにプリチャージするビット線プリチャージ回路ＰＣｔ，ＰＣｂを設け、ワード線ＷＬが活性化されたときビット線ＢＬｔ，／ＢＬｔ間に必ず電位差が生じるように参照ワード線ＲＷＬｏ，ＲＷＬｅ及び参照メモリセルＲＭＣを設ける。 - 特許庁

At timing when the potential of the replica bit line RBL reaches a predetermined value, the bootstrap circuit 3 drives the bit line BLt to the negative potential.例文帳に追加

ブートストラップ回路３は、レプリカビット線ＲＢＬの電位が所定の値となったタイミングでビット線ＢＬｔを負電位に駆動する。 - 特許庁

Selection of a write column is performed in the non- activation state of the sense amplifier 3, write data are written in the pair of bit lines BLt/BLc belonging to a selected column when the sense amplifier 3 is in a non-activation state.例文帳に追加

そして、書き込みカラムの選択をセンスアンプ３が非活性状態のときに行い、書き込みデータを選択されたカラムに属するビット線対BLt/BLcに、センスアンプ３が非活性状態のときに書き込む。 - 特許庁

A shift word line SWL and a shift memory cell SMC are arranged so that the N type sense amplifier NSAt can amplify potential difference of the bit lines BLt, /BLt.例文帳に追加

Ｎ型センスアンプＮＳＡｔがビット線ＢＬｔ，／ＢＬｔの電位差を増幅できるようにシフトワード線ＳＷＬ及びシフトメモリセルＳＭＣを設ける。 - 特許庁

The semiconductor memory is provided with a sense amplifier SA, a pair of bit lines BLT, BLB, a transfer switch SW provided between the sense amplifier SA and the pair of bit lines BLT, BLB, a pre-charge circuit PC pre-charging the sense amplifier SA and the pair of bit lines BLT, BLB to the same potential, and a control circuit CTL.例文帳に追加

センスアンプＳＡと、ビット線対ＢＬＴ，ＢＬＢと、センスアンプＳＡとビット線対ＢＬＴ，ＢＬＢとの間に設けられたトランスファースイッチＳＷと、センスアンプＳＡとビット線対ＢＬＴ，ＢＬＢを同電位にプリチャージするプリチャージ回路ＰＣと、制御回路ＣＴＬとを備える。 - 特許庁

The bootstrap circuit 3 controls the timing to drive the bit line BLt to the negative potential, based on a boost enable signal boost_en.例文帳に追加

ブートストラップ回路３は、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎに基づいてビット線ＢＬｔを負電位に駆動するタイミングを制御する。 - 特許庁

The latch type sense amplifier 70 senses the complementary data based on potential difference of the complementary bit lines BLT, BLB.例文帳に追加

ラッチ型センスアンプ７０は、その相補ビット線ＢＬＴ，ＢＬＢの電位差に基づいて、相補データをセンスする。 - 特許庁

A first transistor TR2 is provided between a true node A of a SRAM memory cell 102 and the true bit line (BLT).例文帳に追加

第１トランジスタＴＲ２は、ＳＲＡＭメモリセル１０２の真ノードＡと真ビットライン（ＢＬＴ）の間に設けられる。 - 特許庁

LYSW 20_1 to 20_4 perform connection control between bit lines (BLT/BLB) and local I/O lines (LIO).例文帳に追加

ＬＹＳＷ２０_1〜２０_4は、ビット線（ＢＬＴ／ＢＬＢ）とローカルＩ／Ｏ線（ＬＩＯ）との間を接続制御を行っている。 - 特許庁

Not only common gates 11 and 12 are bent, but they are rotated with respect to the longitudinal direction of bit lines BLT and BLC by about 45 degrees.例文帳に追加

共通のゲート１１，１２が折り曲げられているだけでなく、ビットラインＢＬＴ，ＢＬＣの長手方向に対し約４５゜旋回されている。 - 特許庁

A memory cell array 11 includes a bit line BL (BLT or BLN) to which a plurality of memory cells 21 are connected.例文帳に追加

メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。 - 特許庁

This memory device is provided with a pair of bit lines BLT/ BLB extending in a prescribed direction, a word line WL arranged to intersect with the pair of bit lines, and a memory cell 41 arranged between the pair of bit lines BLT/BLB and the word line WL and consisting of only two ferromagnetic capacitors 42a and 42b.例文帳に追加

このメモリ装置は、所定の方向に延びる１組のビット線対ＢＬＴ／ＢＬＢと、ビット線対ＢＬＴ／ＢＬＢと交差するように配置されたワード線ＷＬと、ビット線対ＢＬＴ／ＢＬＢとワード線ＷＬとの間に配置され、２つの強誘電体キャパシタ４２ａおよび４２ｂのみからなるメモリセル４１とを備えている。 - 特許庁

In the same way, when data in a DRAM cell 102 is outputted to a bit line BLN, a pre-charge circuit 105 is activated and a bit line BLT and referring potential line 10 of referring potential Vref are made into a conducting state.例文帳に追加

同様に、ＤＲＡＭセル１０２内のデータがビット線ＢＬＮに出力された場合は、プリチャージ回路１０５を活性化してビット線ＢＬＴと参照電位Ｖref の参照電位線１０とを導通する。 - 特許庁

A ground terminal 204 of the inverter 20 is connected to a bit line BLT through a transistor TN3 of a bit switch 4 and a ground terminal 224 of the inverter 22 is connected to a bit line BLC through a transistor TN4 of the bit switch 4.例文帳に追加

インバータ２０の接地端子２０４はビットスイッチ４のトランジスタＴＮ３経由でビット線ＢＬＴに接続され、インバータ２２の接地端子２２４はビットスイッチ４のトランジスタＴＮ４経由でビット線ＢＬＣに接続される。 - 特許庁

This memory is provided with: a nonvolatile memory cell 11 for storing complementary data; a complementary bit line including first and second bit lines BLT and BLB connected to the nonvolatile memory cell 11; and a sense amplifier circuit connected to the complementary bit line.例文帳に追加

相補データを記憶する不揮発性メモリセル１１と、不揮発性メモリセル１１に接続された第１ビット線ＢＬＴと第２ビット線ＢＬＢからなる相補ビット線と、相補ビット線に接続されたセンスアンプ回路と、を備える。 - 特許庁

The semiconductor storage device is equipped with the bit line pair BLT, the equalizing circuit 10 connected to a BLN, and a current limiting circuit 11 to supply the current to the equalizing circuit 10.例文帳に追加

本発明の半導体記憶装置は、ビット線対ＢＬＴ、ＢＬＮに接続されたイコライズ回路１０と、イコライズ回路１０に電流を供給する電流制限回路１１を備える。 - 特許庁

The cell node stage potential setting circuit 121 is constituted of expansion word lines WLHLD<0>, <1>, and NMOS transistors QN21, QN22 controlled by this and fixing bit lines BLt, BLc to VSS.例文帳に追加

セルノード段電位設定回路１２１は、拡張ワード線ＷＬＨＬＤ＜０＞，＜１＞と、これにより制御されてビット線ＢＬｔ，ＢＬｃをＶＳＳに固定するためのＮＭＯＳトランジスタＱＮ２１，ＱＮ２２により構成される。 - 特許庁

During read-out operation, after the complementary bit lines BLT, BLB are charged to the prescribed potentials by a pre-charge circuit 60, they are discharged in accordance with each of complementary data.例文帳に追加

読み出し動作時、相補ビット線ＢＬＴ，ＢＬＢは、プリチャージ回路６０によって所定の電位に充電された後に、相補データのそれぞれに応じて放電される。 - 特許庁

A control method of the SRAM by which data is written in an antiparallel storage circuit of an SRAM memory cell via a true bit line (BLT) and a complementary bit line (BLC) or data is read from it and a SRAM cell are provided.例文帳に追加

真ビットライン（ＢＬＴ）および相補ビットライン（ＢＬＣ）を介して、ＳＲＡＭメモリセルのアンチパラレル記憶回路にデータを書き込み、またはそれからデータを読み出すＳＲＡＭの制御方法およびＳＲＡＭセルが提供される。 - 特許庁

Until data in a DRAM cell 101 is outputted to a bit line BLT and a sense amplifier circuit 104 is activated, a pre-charge circuit 105 is activated and a bit line BLN and referring potential line 10 of referring potential Vref are made into a conducting state.例文帳に追加

ＤＲＡＭセル１０１内のデータがビット線ＢＬＴに出力されてからセンスアンプ回路１０４が活性化されるまでの間、プリチャージ回路１０５を活性化してビット線ＢＬＮと参照電位Ｖref の参照電位線１０とを導通する。 - 特許庁

A nonvolatile semiconductor memory 10 includes a memory cell 11 storing complementary data, complementary bit lines BLT, BLB connected to the memory cell 11, a pre-charge circuit 60 pre-charging the complementary bit line to the prescribed potential, a latch type sense amplifier 70, and a current control circuit 50 connected to the complementary bit lines.例文帳に追加

不揮発性半導体メモリ１０は、相補データを記憶するメモリセル１１と、メモリセル１１に接続された相補ビット線ＢＬＴ，ＢＬＢと、その相補ビット線を所定の電位にプリチャージするプリチャージ回路６０と、ラッチ型センスアンプ７０と、相補ビット線に接続された電流制御回路５０と、を備える。 - 特許庁

At the time of test mode, a defective cause point can be found from comparison of an expected value data and actual data by selecting the expansion word lines WLHLD<0>, <1> and performing data read-out in which a cell node, therefore, the bit lines BLt, BLc are fixed to VSS.例文帳に追加

テストモード時、拡張ワード線ＷＬＨＬＤ＜０＞，＜１＞を選択してセルノード、従ってビット線ＢＬｔ，ＢＬｃをＶＳＳに固定したデータ読み出しを行うことにより、期待値データと実際のデータとの比較から、不良原因箇所を絞ることができる。 - 特許庁

The semiconductor device includes a sense amplifier SA including an equalizing circuit for equalizing a pair of bit lines BLT and BLB, an equalizing control circuit 64 for converting an amplitude of an equalizing signal EQB into a VDD level, and a word driver WD for controlling a sub-word line SWL according to a timing signal.例文帳に追加

ビット線対ＢＬＴ，ＢＬＢをイコライズするイコライズ回路を含むセンスアンプＳＡと、イコライズ信号ＥＱＢの振幅をＶＤＤレベルに変換するイコライズ制御回路６４と、タイミング信号に基づいてサブワード線ＳＷＬを制御するワードドライバＷＤとを備える。 - 特許庁

The control circuit CTL turns the transfer switch off in a state before writing or reading data, and when writing or reading of data is performed via the pair of bit lines BLT, BLB, the transfer switch is turned on.例文帳に追加

制御回路ＣＴＬは、データの書き込み又は読み出しを行う前の状態においては、トランスファースイッチＳＷをオフ状態とし、ビット線対ＢＬＴ，ＢＬＢを介してデータの書き込み又は読み出しを行う場合は、トランスファースイッチＳＷをオンさせる。 - 特許庁

A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.例文帳に追加

真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁