「byte timing」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A byte enable holding circuit 10 for write is configured to hold the byte enable of data written in the latest write address of an FIFO 40, and a byte enable holding circuit 20 for read is configured to hold the byte enable of write data before one timing or the logical sum of the byte enable and self-holding content before one timing or self-holding content before one timing.例文帳に追加

ライト用バイトイネーブル保持回路１０は、ＦＩＦＯ４０の最新のライトアドレスに書き込まれているデータのバイトイネーブルを保持し、リード用バイトイネーブル保持回路２０は、１タイミング前のライトデータのバイトイネーブルまたは該バイトイネーブルと１タイミング前の自保持内容との論理和または１タイミング前の自保持内容を保持する。 - 特許庁

An output timing controller 114 supplies the packets in the buffer 110 at an interval depending on the byte value (a), the reference time information (b), a byte value Bn of an output byte counter 115, a transmission time Cn and the packet length of the packets to the decorder 5.例文帳に追加

出力タイミング制御器１１４はバッファ１１０のパケットを、バイト値a、基準時刻情報b、出力バイトカウンタ１１５のバイト値Ｂｎ、送出時刻Ｃｎ、当該パケットのパケット長で決まる間隔でデコーダ５へ供給する。 - 特許庁

It should be noted that the byte counter, is configured of 1 byte, so that the updated initial value of the random counter will not fall outside the correct update ranges even if reset interruption may occur at any timing whatsoever.例文帳に追加

なお、バイトカウンタは１バイトで構成されるので、いかなるタイミングでリセット割込が発生しても、乱数カウンタの更新の初期値が本来の更新の範囲外の値となることはない。 - 特許庁

When a CPU 14 delivers a signal at a specified timing, only one 1 byte data is DMA transferred to a receiving (data) buffer 12A and the remaining 1 byte is left in the FIFO buffer 56a.例文帳に追加

所定のタイミングでＣＰＵ１４が信号を出すと１バイトのデータのみが受信（データ）バッファ１２ＡにＤＭＡ転送され、残りの１バイトはＦＩＦＯバッファ５６ａに残される。 - 特許庁

A CPU 1 is connected to a bus 10, a signal for writing a prescribed byte part is given, and a timing generation circuit 6 is made inoperative when writing is performed to an E2PROM 4.例文帳に追加

Ｅ^2 ＰＲＯＭ４に書き込みむときは、ＣＰＵ１をバス１０に接続して所定バイト分書き込む信号を与え、タイミング発生回路６を非動作状態にする。 - 特許庁