「logic-simulation」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To shorten man-hour for LSI evaluation time and shorten development time taken for LSI development by confirming internal timing outputted from an internal circuit from the outside in an LSI mounted on a device to be a target and quickly detecting debug leakage in logic simulation in verifying an LSI(large scale integrated circuit) design when a device is evaluated.例文帳に追加

ＬＳＩを開発し、そのＬＳＩを評価する装置基盤に実装してＬＳＩの機能を評価する機能評価試験時にＬＳＩの動作不具合が発生した場合、その不具合の原因の解析は内部回路が実際にどのように動作しているのかを把握できない為にその原因の解析は非常に困難であるので、これを解決するデバッグ回路を提供する。 - 特許庁

When the timing of a circuit having a PLL block is verified by an event-driven type logic simulation method, a jitter value characteristic of the PLL block included in a target circuit is described in a delay library and added to or subtracted from the result obtained by timing verification, thereby performing the timing verification while the jitter value is taken into consideration according to whether the setup and hold of the target circuit are satisfied.例文帳に追加

PLLブロックを有する回路をイベントドリブン方式の論理シミュレーション方法でタイミング検証を行う場合、ターゲットとなる回路に含まれるPLLブロック固有のジッタ値を遅延ライブラリーに記述し、タイミング検証により得られた結果にジッタ値を加算もしくは減算し、ターゲットとなる回路のSetup／Holdを満足するか否かでジッタ値を考慮したタイミング検証を行う段階を有する。 - 特許庁

In the present invention, logic simulation for an RTL source code 2 is executed, the unchanged variables having no signal change of variables included in the RTL source code 2 are selected based on the executed result, and among the unchanged variables candidate unchanged variables that match variables represented by an inter-instance signal list 3 and unnecessary variables that do not match variables represented by the inter-instance signal list 3 are selected.例文帳に追加

本発明では、ＲＴＬソース・コード２に対する論理シミュレーションを実行し、その実行結果により、ＲＴＬソース・コード２に含まれる変数のうちの、信号の変化がない未変化変数を選択し、未変化変数の中から、インスタンス間信号リスト３が表す変数に一致する候補未変化変数と、インスタンス間信号リスト３が表す変数に一致しない不要変数とを選択する。 - 特許庁

To execute accurate simulation by calculating an accurate delay time while appropriately reflecting the computation of the delay time with the effect of a gate delay saturation phenomenon due to the influence of wiring resistance when computing the delay time of a computing element gate unit in a logic cell of a semiconductor integrated circuit including an LSI or the like, regarding a method and apparatus for computing a delay time of a circuit.例文帳に追加

回路の遅延時間演算方法及び遅延時間演算装置に関し、ＬＳＩ等を含む半導体集積回路の論理セルにおける演算素子ゲート部の遅延時間を演算するに際し、配線抵抗の影響によるゲート遅延の飽和現象の効果を適切に当該遅延時間の演算に反映させ、正確な遅延時間の算出により正確なシミュレーションを実行させることを目的とする。 - 特許庁

This information transmission network generating method is provided with a means for investigating an information transmitting process between nodes in an objective area, a network forming means for forming a network between the nodes by a biased net model logic including time concept from this obtained data, and a simulation forming means for expressing the information transmitting process successively transmitted and spread from an optional information transmitting source as a network forming process.例文帳に追加

対象域のノード間の情報伝達過程を調査してそのデータを取得する手段と、この取得されたデータを時間概念を含む偏ネットモデル理論によってノード間ネットワークを形成するネットワーク形成手段と、任意の情報発信源から順次伝え広められる情報伝達過程を、ネットワーク形成過程として表現するシミュレーション形成手段とを具備してなる情報伝達ネットワークの生成方法である。 - 特許庁