「self-aligned gate structure」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The self-aligned field-effect transistor structure includes: an active region arranged on a substrate; an uneven gate insulating pattern arranged on the active region; and a gate electrode self aligned by the gate insulating pattern and arranged on the inner space of the gate insulating pattern.例文帳に追加

本発明の実施形態による自己整列電界効果トランジスタ構造体は、基板上に配置された活性領域と、活性領域上に配置された凹凸型のゲート絶縁パターンと、ゲート絶縁パターンによって自己整列されてゲート絶縁パターンの内部空間に配置されたゲート電極と、を含む。 - 特許庁

This dual-gate field-effect transistor reduces the parasitic capacity in the DGFET structure by being provided with a self-aligned isolation region 44.例文帳に追加

本発明では、自己整合分離領域４４を備えることにより、ＤＧＦＥＴ構造体における寄生容量を低減している。 - 特許庁

To provide a manufacturing method of a non-volatile memory apparatus including a self-aligned gate structure, and to provide the memory apparatus manufactured thereby.例文帳に追加

自己整列されたゲート構造を含む不揮発性メモリ装置の製造方法及びこれによる不揮発性メモリ装置を提供する。 - 特許庁

To form a satisfactory self-aligned contact structure while forming an LDD structure on the same substrate, even though, the structure is made fine to have its inter-gate space reduced.例文帳に追加

微細化によりゲート間スペースが縮小された構造であっても、ＬＤＤ構造を同一基板上で形成しながら、良好なセルフアラインコンタクト構造の形成を可能とする。 - 特許庁

A P-channel type circuit driving TFT80, however, since its first gate electrode 65a is longer than its second gate electrode 65b, shows the electrical characteristics of a self-aligned structure whether it is viewed as a device having a top gate structure or as a device having a bottom gate structure.例文帳に追加

これに対して、Ｐチャネル型の駆動回路用のＴＦＴ８０では、第１のゲート電極６５ａが第２のゲート電極６５ｂよりも長いため、トップゲート構造およびボトムゲート構造のいずれの構造としてみた場合でもセルフアライン構造の電気的特性を示す。 - 特許庁

LOCAL SILICON OXIDE NITRIDE OXIDE SILICON (SONOS)-TYPE STRUCTURE HAVING TWO-PIECE GATE AND SELF-ALIGNED OXIDE NITRIDE OXIDE (ONO) AND METHOD FOR MANUFACTURING THE SAME例文帳に追加

２つに分離されたゲート及び自己整列されたオキサイド−ナイトライド−オキサイド（ＯＮＯ）を有する局部的シリコン−オキサイド−ナイトライド−オキサイド−シリコン（ＳＯＮＯＳ）型構造体及びその製造方法 - 特許庁

The memory cell has a self-aligned two-layer gate structure which is formed on a semiconductor substrate 101 and comprises a gate insulation film 2, a first conductor 3 which becomes the floating gate layer, a second conductor 7 which becomes the control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.例文帳に追加

メモリセルは、半導体基板１０１上に形成された、ゲート絶縁膜２と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と第２の導電体を電気的に絶縁する絶縁膜６からなる自己整合的な二層ゲート構造を有する。 - 特許庁

A substrate is doped being inclined by 30-60° with respect to a direction of irradiation to form a self-aligned impurity region (Lov) of low concentration that overlaps a gate electrode, and thus to form a TFT having a GOLD (gate-drain overlapped lightly doped drain) structure.例文帳に追加

本発明は、基板を照射方向に対して３０°〜６０°傾けてドーピングを行い、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ）を自己整合的に形成してＧＯＬＤ構造を備えたＴＦＴを作製することを特徴とする。 - 特許庁

Because the first and second select gates are self-aligned in a spacer configuration on both sidewalls of the stacked gate structure, it is enabled to decrease the area of the memory cell, thereby improving the degree of integration of the device.例文帳に追加

前記第１及び第２選択ゲートがスペーサ形態で前記積層ゲート構造の両側壁に自己整列されるので、メモリセルの大きさを減らすことができるので、素子の集積度を向上させることができる。 - 特許庁

The non-volatile semiconductor memory device includes a memory cell, having a self-aligned two-layer gate structure which includes a gate insulating film formed on a semiconductor substrate, a first conductor 3 serving as a floating gate layer, a second conductor 7 serving as a control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.例文帳に追加

不揮発性半導体記憶装置は、半導体基板上に形成された、ゲート絶縁膜と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と前記第２の導電体を電気的に絶縁する絶縁膜６と、からなる自己整合的な二層ゲート構造を有するメモリセルを含む。 - 特許庁

To provide a semiconductor device, and a fabrication method thereof, having a sidewall structure for which damages in the shape of the gate electrode and short circuit between the gate electrode and a metal electrode in a contact hole can be prevented at etching of a self-aligned contact hole without sacrificing reliability of a transistor.例文帳に追加

トランジスタの信頼性を損なうことなく、自己整合コンタクトホールのエッチング時におけるゲート電極形状の損傷、ゲート電極とコンタクトホール内の金属電極とのショートを防止し得るサイドウォール構造の半導体装置及びその製造方法を提供する。 - 特許庁