parity enableとは 意味・読み方・使い方

A communication device complying with a second error detection method enables a communication device complying with a first error detection method to enable error detection or error detection and correction by transmitting redundant data Pa which are obtained by generating parity Qa with a parity generation matrix Gp from data A and then converting with Qa+Pa addition for transmitting the data A.例文帳に追加

第２のエラー検出方式に則った通信装置は、データＡを送信する際には、データＡからパリティー生成行列Ｇｐを用いてパリティーＱａを生成した後、Ｑａ＋Ｐａを加算することで冗長データＰａに変換して送信し、第１のエラー検出方式に則った通信装置側でもそのままエラー検出若しくはエラー検出訂正を可能にする。 - 特許庁

In the case that any one lead enable of the A and B ports is not 1, same addresses are supplied to both the ports, if a parity error of both the ports is reported, it is the failure of the RAM cell itself, and if only the parity error of one port is reported, it is the failure of the lead circuit (including wiring).例文帳に追加

Ａ、Ｂポートのどちらかのリードイネーブルしか“１”でない場合は、両ポートに同一アドレスが供給され、両ポートのパリティエラーが報告されていればそのＲＡＭセル自体の故障であり、片方のポートのパリティエラーのみが報告されていれば、リード回路（配線を含む）の故障である。 - 特許庁

Further, the logic circuit (115) is configured to enable the memory chip (52) to access the memory locations based on the memory address when the signal indicates that the memory address is not associated with the detected parity error, and to disable the memory chip (52) from accessing the memory locations based on the memory address when the signal indicates that the memory address is associated with the detected parity error.例文帳に追加

論理回路(115)は更に、メモリアドレスが検出されたパリティエラーに関連しないことを前記信号が示す場合にメモリチップ(52)がメモリアドレスに基づいて記憶場所にアクセスすることを可能にし、及びメモリアドレスが検出されたパリティエラーに関連することを前記信号が示す場合にメモリチップ(52)がメモリアドレスに基づいて記憶場所にアクセスすることを不能にする。 - 特許庁

To enable ATM technology to individually cope with common processing not relying upon the levels or modes, bit widths in the same mode, parity adding methods which vary depending upon the levels, and operating modes of cells used on a physical layer side on an ATM layer side after recording all cell information, such as the levels, modes, UDF presence/absence, bit widths, parity adding methods, etc., of the cells.例文帳に追加

ＡＴＭ技術において、物理レイヤ側で使用されるセルのレベル又はモードや、同一モードにおけるビット幅や、レベルによるパリティー付加方法や、動作モードによらない共通処理が可能となり、予めそのレベル、モード、ＵＤＦの有無、ビット幅、パリティ付加方法などすべてのセル情報を認識したうえで、ＡＴＭレイヤ側において個別に対応できるようにする。 - 特許庁

A data transfer circuit 24 inputs the control signal and makes the double clock effective for each of the high and low levels of the reference signal to transfer data, a byte enable signal, and a data parity signal through the PCI bus 10 in response to the double clock.例文帳に追加

データ転送回路２４は、制御信号を入力し、高速ＰＣＩ転送許可フラグ２２がセットされていると、基準信号のレベルの高低毎に２逓倍クロックを有効化し、ＰＣＩバス１０上に、データ，バイトイネーブルおよびデータパリティを２逓倍クロックに応答して転送する。 - 特許庁

The memory device 18 stores machine-readable instructions that, when executed by the processor 16, enable the processor 16 to determine a set of error estimates corresponding to pseudo-range measurements derived from the plurality of signals, to determine an error covariance matrix for a main navigation solution using ionospheric-delay data, and to determine at least one protection level value based on the error covariance matrix, using a parity space technique.例文帳に追加

メモリデバイス１８は、機械読取り可能命令を格納しており、この命令はプロセッサ１６によって実行されると、プロセッサ１６が、複数の信号から導出される擬似距離測定値に対応する１組の誤差推定値を求めること、電離層遅延データを用いて、主航行解のための誤差共分散行列を求めること、及びパリティ空間技法を用いて、誤差共分散行列に基づいて、少なくとも１つの保護レベル値を求めることを可能にする。 - 特許庁