半導体集積回路の設計段階のゲートレベル特性算出では、遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、及び実効抵抗Ｃｊｋがライブラリー１に予め格納されている。例文帳に追加

In the gate level characteristic calculation of a design stage of a semiconductor integrated circuit, delay effective capacitance Cdelay, transition effective capacitance Cslew and effective resistance Cjk are stored in a library 1 in advance. - 特許庁

主にＩＣ設計のチップマクロレベルで、または、ボードレベルもしくはゲートレベルで、正しいタイミング解析を実行することが証明可能なインタフェースタイミング解析を実行する。例文帳に追加

To take an interface timing analysis that can prove that a correct timing analysis can be taken mainly at the chip microlevel, board level, or gate level of IC design. - 特許庁

処理が開始されると、ＨＤＬが読み込まれ（Ｓ１００）、設計制約条件を設定し（Ｓ２００）、最適化処理を行い、ゲートレベルのネットリストを生成する（Ｓ３００）。例文帳に追加

In this logic circuit synthesis device, when a processing is started, HDL is read (S100), a design restriction condition is set (S200), an optimization processing is performed and the net list of a gate level is generated (S300). - 特許庁

設計者の検証処理を必要とせず、上位の機能記述レベルでの最適化を行い、合成される回路をゲートレベルでの最適化に比較し、回路機能に対応した回路規模の最適化の行える論理回路合成装置及び論理回路合成方法を提供する。例文帳に追加

To provide a device and method for synthesizing logic circuit by which the optimization of a circuit scale corresponding to circuit functions can be performed by performing optimization at a high-order function description level without requiring any verifying process of a designer and comparing a synthesized circuit with the optimization at a gate level. - 特許庁

チップのゲートレベル配置または配線終了後、チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化し、前記切り出したブロック毎に再設計を行い、前記ブロック化した領域の設計を、前記再設計による結果と置換して、チップのレイアウト設計変更を行う。例文帳に追加

After arranging a gate level of a chip or wiring, one or a plurality of arbitrary layout areas on the chip are cut out and each of the cut-out areas is blocked, each of the cut-out blocks is redesigned, and design of the blocked area is replaced with a result of the redesigning to change a layout design of the chip. - 特許庁

論理合成時に必要となるタイミング制約ファイルのフォルスパス設定を容易にさせて、ＬＳＩの設計期間の短縮とチップコストの削減とを可能にするとともに、非同期チェック時における漏れによる作業ミスの発生を防止した論理回路を提供し、かかる論理回路からゲートレベル回路を生成する半導体設計支援装置および半導体設計支援方法を提供する。例文帳に追加

To provide a logic circuit for shortening a design period of an LSI, reducing chip cost and preventing the occurrence of an operation mistake due to leakage during asynchronous checking by facilitating false path setting of timing constraint file needed during logic synthesis, and to provide a semiconductor design support device and semiconductor design support program for generating a gate level circuit from the logic circuit. - 特許庁

ＣＰＵ１は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト４４とを用いてフロアプランを行い、仮フロアプランデータ４７を生成する。例文帳に追加

A CPU 1 performs floor planning by use of a simple net list 43 describing circuit information for only cells having cell sizes larger than a predetermined size of cells constituting a circuit of a design object on a gate level, and a cell list 44 including specification data for only the cells having cell sizes larger than the predetermined size to generate temporary floor planning data 47. - 特許庁