制約集号の英語

統合サーボフィールドは、多数の符号化シーケンスで構成されており、これらは好適には、以下の機能、すなわちサーボトラックマーク（ＳＴＭ）、位置誤差信号（ＰＥＳ）、およびトラックＩＤ等の位置情報、の一部または全部を提供すべく制約されている選択されたシーケンス集合の要素である。例文帳に追加

The integrated servo field is constituted of many encoded sequences, with the field being the sequence set constrained and selected to preferably provide some or all the following functions, that is, a servo track mark (STM), a position error signal (PRS), and position information of ID track, or the like. - 特許庁

パッドと入出力インタフェースセルの配置関係により、引出線を介したパッドと入出力インタフェースセルの配線に制約を受けることがなく、チップサイズに対して可能な限り多くの信号線数を得ることができる半導体集積回路装置およびその配線方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit device where the most signal lines possible can be obtained as against chip size, without being subjected to limitation on the wiring between a pad through a lead wire and an in/out interface cell, by the arrangement relation between the pad the in/out interface cell, and its wiring method. - 特許庁

例えばバス配線のクロストークノイズの低減や同バス配線を伝搬する信号の伝搬速度の確保といったトレードオフを含む各種制約の中で、より適切な動作特性を確保することのできる半導体集積回路及びその設計方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit and a method of designing the same circuit in which a more adequate operating characteristic can be attained while having various limitations including trade-off , for example, such as reduction in the crosstalk noise of bus wiring and the acquisition of transmission rate of a signal transmitted through the bus wiring. - 特許庁

信号が第１の半導体回路からスタンダードセルを介して第２の半導体回路に伝播する信号伝播時間を遅らせることにより、フリーズシリコン手法を用いることも可能であり、遅延時間の制約を受けることなく、より自由度の高いレイアウト設計が可能な半導体集積回路およびその配置配線方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit, and its placement and routing method, in which a freeze silicon method can be employed by delaying the propagation time of a signal from a first semiconductor circuit to a second semiconductor circuit through a standard cell, and a layout design having a high degree of freedom can be obtained without being restricted by the delay time. - 特許庁

通常のハイレベルより更に高い第２のハイレベルが入力されることのある半導体集積回路において、第２のハイレベルの入力のために通常の信号処理の動作速度まで悪化させず、回路の動作条件に制約を加えず、第２のハイレベル入力時の動作速度を低下させずに、入力のＭＯＳトランジスタを保護する。例文帳に追加

To protect an input MOS transistor without decreasing the operating speed in ordinary signal processing for the input of a second high level, limiting the operating condition of a circuit and decreasing the operating speed at the time of second high level input in a semiconductor integrated circuit to which the second level further higher than an ordinary high level is inputted. - 特許庁

半導体集積回路のレイアウト設計において、バックバイアス制御のためのＴＡＰセルを用いる場合であっても、他のマクロセルやスタンダードセルを効率よく配置し、効率の良い配線を行い、ＥＣＯによる改訂時の制約にはならず、信号配線とのショートやデザインエラーを発生させない設計とする。例文帳に追加

To efficiently arrange the other macro cell and standard cell even if a TAP cell for back bias control is used, to perform efficient wiring and to prevent occurrence of short-circuit with signal wiring and a design error without restriction at the time of revision by ECO in a layout design of a semiconductor integrated circuit. - 特許庁