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1 1アドレス命令の英語
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「1 1アドレス命令」の部分一致の例文検索結果
該当件数 : 46件
add A(アドレスAへ足し込め)は1アドレス命令の一つといえる例文帳に追加
an example of a one address instruction is add A発音を聞く - コンピューター用語辞典
また、パッチ先のコア命令アドレスは一旦コア命令レジスタ6で受け、パッチ対象であることが判明すると、コア命令取り出しアドレスを保持し、コア命令アドレスレジスタ1に送出する。例文帳に追加
Also, the core instruction address of the patch destination is once received by a core instruction register 6, and when it is identified as a patch object, it holds a core instruction fetch address and is transmitted to a core instruction address register 1. - 特許庁
即ち命令ROM12から命令を読み出すアドレスについては”0”のフラグを付け、命令ROM12に格納された命令に誤りがあってそのアドレスについては命令RAM14から読み出したい場合には、その命令ROM12のアドレスに”1”のフラグをつける。例文帳に追加
That is, it attaches a '0' flag to an address where an address is read from the ROM 12 and attaches a '1' flag to the address of the ROM 12 when an error exists in an instruction stored in the ROM 12 and the address is desired to be read from the RAM 14. - 特許庁
仮想計算機から仮想計算機モニタ1に複数の実CPUの制御権が戻る場合に、仮想計算機が最後に実行した命令の命令アドレスに基づいて定まる範囲の命令アドレスの命令が取得される。例文帳に追加
When the control right of a plurality of real CPUs is returned to the virtual machine monitor 1 from the virtual machine, the instruction of an instruction address in a range determined based on the instruction address of the instruction executed last by the virtual machine is obtained. - 特許庁
追い越し制御回路1は、ベクトルロード命令に関連するアドレス領域とベクトルストア命令に関連するアドレス領域とが一致せず、ベクトルロード命令格納部22にベクトルロード命令有効フラグが設定されている場合、出力命令としてベクトルロード命令と第1命令と第2命令との順に、命令実行部3に出力する。例文帳に追加
The passing control circuit 1 outputs the vector load instruction, the first instruction and the second instruction to an instruction execution part 3 in this order as an output instruction when an address area relevant to the vector load instruction does not coincide with an address area relevant to a vector store instruction and a vector load instruction effective flag is set in the vector load instruction storage part 22. - 特許庁
アドレスバス3上のアドレス信号がブレークアドレスに一致すると、比較器13によってバッファ16が制御され、ブレーク命令が命令用データバス5を介してCPU1に与えられる。例文帳に追加
When an address signal on an address bus 3 coincides with the break address, a comparator 13 controls a buffer 16, and the break instruction is given to a CPU 1 through a data bus 5 for instruction. - 特許庁
命令解析手段1は、読み込んだ命令コードを、命令の種類を示すオペコード, 命令の操作対象レジスタやメモリアドレスを示すオペランドに分解する命令解析を実行し、擬似データキャッシュ格納手段4に命令アドレスと同じアドレスを持つデータが格納されていないかチェックする。例文帳に追加
The instruction analyzing means 1 executes instruction analysis for decomposing the read instruction code into an operation code indicating the kind of the instruction and an operand indicating the register to be operated or memory address of the instruction, and checks whether or not data having the same address as the instruction address are stored in a pseudo data cache storing means 4. - 特許庁
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「1 1アドレス命令」の部分一致の例文検索結果
該当件数 : 46件
ロード命令が発行されると先ずストアバッファ1において、ロード命令の対象アドレスが格納されているか否かが判定される。例文帳に追加
When a load instruction is issued, whether or not an object address of the load instruction is stored is first judged in a store buffer 1. - 特許庁
シーケンス制御部1はプログラムに従ってアドレスパターン発生命令とデータパターン発生命令とを出力する。例文帳に追加
A sequence control part 1 outputs address and data pattern generation instructions according to a program. - 特許庁
命令実行制御装置111は、アドレス変換動作を必要とする命令(例えばLRA命令)の実行時、フラグ114が0であれば、本来具備しているアドレス変換装置112を起動するが、フラグ114が1であれば、アドレス変換ルーチン103を起動する。例文帳に追加
At the time of executing an instruction (LRA instruction, for instance) requiring the address conversion operation, an instruction execution controller 111 activates an originally provided address converter 112 when the flag 114 is 0 and activates the address conversion routine 103 when the flag 114 is 1. - 特許庁
命令解析手段1が、プログラムカウンタの値を擬似レジスタ格納手段5から読み出し、読み出した値を命令アドレスとして、擬似命令キャッシュ格納手段3から命令コードを読み出す。例文帳に追加
An instruction analyzing means 1 reads the value of program counter from a pseudo register storing means 5, and reads an instruction code from a pseudo instruction cache storing means 3 by suing the read value as an instruction address. - 特許庁
マイクロプロセッサ100は、命令を格納するメモリ3と、フェッチした命令をパイプライン処理するCPU1と、CPU1からの要求アドレスおよびそれに後続する複数のアドレスの命令をメモリ3から先読みして格納するプリフェッチバッファ2とを備える。例文帳に追加
The microprocessor 100 includes a memory 3 having instructions stored therein, a CPU 1 for performing pipeline processing of fetched instructions, and a prefetch buffer 2 which reads ahead instructions in a request address from the CPU 1 and a plurality of following addresses from the memory and stores them therein. - 特許庁
命令実行ユニット1は、命令キャッシュ2からprefetch命令を読み出して、プリフェッチ対象アドレスがプリフェッチ機構6及びデータキャッシュ3に伝えられる。例文帳に追加
An instruction executing unit 1 reads a prefetch instruction from an instruction cache 2 and a prefetch object address is reported to a precfetch mechanism 6 and a data cache 3. - 特許庁
プログラムRAM2は、複数の命令を複数のエリアに各々記憶し、プログラムカウンタ1から出力されるアドレスデータADRにより指定されたエリア内の命令を命令デコーダ3に供給する。例文帳に追加
A program RAM 2 stores a plurality of instructions in the plurality of areas respectively and supplies the instruction in the area specified by the address data ADR output from the program counter 1 to an instruction decoder 3. - 特許庁
演算処理装置1は、ロード命令およびストア命令の命令コード中、アドレス指定フィールドの上位側において、メモリアクセスモードを指定可能である。例文帳に追加
An arithmetic processor 1 is capable of designating a memory access mode on the host side of an address designation field in the instruction codes of a load instruction and a store instruction. - 特許庁
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