BACK ANNOTATIONとは 意味・読み方・使い方

DEVICE AND METHOD FOR BACK ANNOTATION AND STORAGE MEDIUM STORING ITS PROGRAM例文帳に追加

バックアノテーション装置、方法及びプログラムを記憶した記憶媒体 - 特許庁

While referring to the said delay error correction information 1015 from the input signal waveform rounding and output load capacity found at the time of delay value calculation for back annotation using layout information 1014, a delay value for back annotation is corrected.例文帳に追加

レイアウト情報１０１４を用いたバックアノテーション用遅延値算出時に求まる入力信号波形なまり及び出力負荷容量から前記遅延誤差補正情報１０１５を参照することにより、バックアノテーション用遅延値を補正する。 - 特許庁

To provide a back annotation apparatus specifying the delay value of a logical cell used for a timing simulation by considering a variation in the characteristics of a transistor element arranged at a position superposed on a pad.例文帳に追加

パッドと重なる位置に配置されているトランジスタ素子の特性変化を考慮して、タイミングシミュレーションに用いられる論理セルの遅延値を特定するバックアノテーション装置を提供する。 - 特許庁

By a back annotation system in S201, the parasitic component of the aluminum wire or the PAD is extracted (S204), and a net list with parasitic components is produced (S205).例文帳に追加

Ｓ２０１のバックアノテーションシステムにより、アルミ配線やＰＡＤの寄生成分を抽出し（Ｓ２０４）、寄生成分付きネットリストを作成する（Ｓ２０５）。 - 特許庁

To provide a testing system equipped with a back annotation processing function for automatically reflecting the correction content of debugging on an original source file.例文帳に追加

デバッグの修正内容を元のソースファイルに自動的に反映させることのできるバックアノテーション処理機能を備えた試験システムを提供する。 - 特許庁

To lessen man-hours required for modifying the layout/wiring of an integrated circuit device in accordance with a back annotation result so as to shorten a TAT by hierarchizing a region.例文帳に追加

領域で階層化することにより、バックアノテーション結果からの配置配線修正に必要な工数を削減し、ＴＡＴを短縮可能とする。 - 特許庁

The system also includes a flat layout engine configured to receive the hierarchical schematic and to create a flat layout, and a back annotation engine coupled to the placement engine and the flat layout engine, wherein the back annotation engine is configured to receive the hierarchical placed layout and the flat unplaced layout and to create a flat placed layout there from.例文帳に追加

本システムは、また、階層回路図を受け取り、フラット・レイアウトを作り出すように構成されたフラット・レイアウト・エンジンと、配置エンジンおよびフラット・レイアウト・エンジンに結合されたバック・アノテーション・エンジンとを含み、バック・アノテーション・エンジンは、階層配置済みレイアウトおよびフラット未配置レイアウトを受け取ってそれらからフラット配置済みレイアウトを作り出すように構成されている。 - 特許庁

To provide the simulation method and system of a semiconductor integrated circuit capable of precisely executing the back annotation of parasitic RC components extracted from layout design data when a degenerate state exists between a net list posterior to logical design and a net list posterior to layout design.例文帳に追加

論理設計後のネットリストとレイアウト設計後のネットリスト間に縮退状態が存在していた場合に、レイアウト設計データより抽出した寄生ＲＣ成分のバックアノテーションを精度良く行い得る半導体集積回路のシミュレーション方法及び半導体集積回路のシミュレーションシステムを提供する点にある。 - 特許庁