CLK-6とは 意味・読み方・使い方

When the signal (b) transits to the 'H' level at time t3, since the ENA1 is at the 'H' level in this state, the signals a, b propagate to a logic circuit section 6 at time t4 and the input enable signal ENA1 goes to an 'L' level at a succeeding rise of the clock CLK, that is, at time t5.例文帳に追加

次に、時刻t３にて信号bが“H”レベルへ遷移すると、この状態でENA１は“H”レベルであるから、信号aとbは時刻t４に論理回路部６へ伝播し、クロックCLKの次の立ち上がり、すなわち時刻t５にて入力イネーブル信号ENA１は“L”レベルとなる。 - 特許庁

The delay block of the CIC filter 6 is constituted of a flip-flop 15 with a data enable function, clock signals outputted from an NCO 14 are supplied to the flip-flop 15 on the basis of a system clock clk, thereby making the cut-off frequency changeable.例文帳に追加

ＣＩＣフィルタ６の遅延ブロックをデータイネーブル機能付きのフリップフロップ１５で構成し、システムクロックclkに基づいてＮＣＯ１４より出力されるクロック信号をフリップフロップ１５に供給することで、遮断周波数が変更可能となるように構成する。 - 特許庁

A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加

回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁

Accordingly, a Q output signal of the DFF 5-1 is connected to a D input terminal of a DFF 6, and an output signal of a Q terminal of the DFF 5-1 is latched by the DFF 6 at a rise of a next CLK.例文帳に追加

そのため、ＤＦＦ５−１のＱ出力信号がＤＦＦ６のＤ入力端子に接続され、その次のＣＬＫの立ち上がりでＤＦＦ５−１のＱ端子の出力信号がＤＦＦ６にラッチされるように動作する。 - 特許庁

The radio transmitting circuit 2 which transmits transmit data with a radio signal using a pulse synchronized with periodic timing includes a timing signal generation part 5 for outputting a timing signal CLK representing the periodic timing, and an initial pulse generation part 6 for outputting a pulse obtained by modulating the transmit data SD by synchronizing with the timing signal CLK.例文帳に追加

周期的なタイミングと同期したパルスを用いた無線信号により送信データを送信する無線送信回路２において、周期的なタイミングを表すタイミング信号ＣＬＫを出力するタイミング信号発生部５と、送信データＳＤを変調して得られたパルスをタイミング信号ＣＬＫと同期して出力する送信パルス生成部６とを備えた。 - 特許庁

A flip-flop circuit 11 is arranged in a slave station mounting part 4, whenever the clock signal CLK is supplied from a master station 2 side, the flip-flop circuit 11 is made to acquire the data signal output SDO supplied from the master station 2 side, and the clock signal CLK and the data signal output SDO are supplied to a corresponding slave station 6.例文帳に追加

子局取り付け部４にフリップフロップ回路１１を配置し、親局２側からクロック信号ＣＬＫが供給される毎に、フリップフロップ回路１１に親局２側から供給されるデータ信号出力ＳＤＯを取り込ませて、これらクロック信号ＣＬＫ、データ信号出力ＳＤＯを対応する子局６に供給する。 - 特許庁

Main clock signals CLK_A, CLK_B from the external units of the semiconductor chip 2 are supplied to a main clock route buffer 4 at the center of the semiconductor chip 2, and the main clock signal selected finally through a plurality of first and second clock buffers 6, 7 constituting a clock tree is distributed to either one of local regions 3 employing the clock tree structure.例文帳に追加

半導体チップ２の外部からのメインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂは、半導体チップ２の中央のメインクロックルートバッファ４に供給されて、クロックツリーを構成する第１及び第２の複数のクロックバッファ６、７を通じて、最終的に選択されたメインクロック信号が、クロックツリー構造を用いて何れかのローカル領域３に分配される。 - 特許庁

A CPU 6 sends a DATA signal and a CLK signal to a PLLIC 1 to set desired frequencies for a programmable RF counter 2 or a programmable reference counter 9.例文帳に追加

ＣＰＵ６から、プログラマブルＲＦカウンタ２あるいはプログラマブルリファレンスカウンタ９に対する所望の周波数設定データが、ＤＡＴＡ信号、ＣＬＫ信号を使用してＰＬＬＩＣ１へ送出される。 - 特許庁