| 意味 | 例文 (14件) |
clk-6: clock-6の英語
追加できません
(登録数上限)
単語を追加
遺伝子名称シソーラスでの「clk-6: clock-6」の英訳 |
|
clk-6: clock-6
| fly | 遺伝子名 | clk-6: clock-6 |
| 同義語（エイリアス） | Protein clock-6; dperiod; Per; PER; Period circadian protein; dper; PERIOD; EG:155E2.4; period clock protein; dPER; period; Clk; clock-6; per; CG2647; CLK-6; Clock | |
| SWISS-PROTのID | SWISS-PROT:P07663 | |
| EntrezGeneのID | EntrezGene:31251 | |
| その他のDBのID | FlyBase:FBgn0003068 |
本文中に表示されているデータベースの説明
「clk-6: clock-6」の部分一致の例文検索結果
該当件数 : 14件
A A/D conversion unit 6 samples in synchronous with asynchronous clock signal CLK inputted from a clock generating part 29.例文帳に追加
Ａ／Ｄ変換ユニット６において、クロック生成部２９から入力される非同期クロック信号ＣＬＫに同期してサンプリングする。 - 特許庁
Flip-flops 6 and 7 of the memory controller 1 operate with respective clock signals CLK_-A and CLK_-B different in the change of timing at the same period, and fetch the read data from an SDRAM(synchronous dynamic random access memory) 2 at the same period and at different timings.例文帳に追加
メモリコントローラ１のフリップフロップ６，７は、互いに同一周期で変化のタイミングが異なるクロック信号CLK_AとCLK_Bのそれぞれにより動作してＳＤＲＡＭ２からのリードデータを同一周期で異なるタイミングで取り込む。 - 特許庁
A clock stop timing generating circuit 12 is composed of a flip-flop 14, an EXOR gate 13 and an AND gate 6, wherein the stop timing of supply of a clock signal CLK_OUT to a logic circuit 2 is synchronized to a trailing edge of a clock signal CLK and the restart timing of the supply thereof is synchronized to a leading edge of the clock signal CLK.例文帳に追加
クロック停止タイミング生成回路１２を、フリップフロップ１４，ＥＸＯＲゲート１３及びＡＮＤゲート５により構成することで、ロジック回路２に対してクロック信号ＣＬＫ＿ＯＵＴの供給を停止させるタイミングはクロック信号ＣＬＫの立下がりエッジに同期させ、その供給を再開させるタイミングはクロック信号ＣＬＫの立上がりエッジに同期させる。 - 特許庁
Main clock signals CLK_A, CLK_B from the external units of the semiconductor chip 2 are supplied to a main clock route buffer 4 at the center of the semiconductor chip 2, and the main clock signal selected finally through a plurality of first and second clock buffers 6, 7 constituting a clock tree is distributed to either one of local regions 3 employing the clock tree structure.例文帳に追加
半導体チップ２の外部からのメインクロック信号ＣＬＫ＿Ａ、ＣＬＫ＿Ｂは、半導体チップ２の中央のメインクロックルートバッファ４に供給されて、クロックツリーを構成する第１及び第２の複数のクロックバッファ６、７を通じて、最終的に選択されたメインクロック信号が、クロックツリー構造を用いて何れかのローカル領域３に分配される。 - 特許庁
When the selectors 6 and 7 input the reverse phase sampling clock CLK' to the A/D converter 1 and input the regular phase sampling clock CLK to the A/D converter 2, the selectors 8 and 9 exchange and output the digital signals Sd3 and Sd4.例文帳に追加
セレクタ６，７がＡ／Ｄ変換器１に逆相サンプリングクロックＣＬＫ′を入力し、Ａ／Ｄ変換器２に正相サンプリングクロックＣＬＫを入力したとき、セレクタ８，９はデジタル信号Ｓｄ３，Ｓｄ４を入れ替えて出力する。 - 特許庁
When selectors 6 and 7 input a regular phase sampling clock CLK to the A/D converter 1 and input a reverse phase sampling clock CLK' to the A/D converter 2, selectors 8 and 9 output the digital signals Sd3 and Sd4 as they are.例文帳に追加
セレクタ６，７がＡ／Ｄ変換器１に正相サンプリングクロックＣＬＫを入力し、Ａ／Ｄ変換器２に逆相サンプリングクロックＣＬＫ′を入力したとき、セレクタ８，９はデジタル信号Ｓｄ３，Ｓｄ４をそのまま出力する。 - 特許庁
The delay block of the CIC filter 6 is constituted of a flip-flop 15 with a data enable function, clock signals outputted from an NCO 14 are supplied to the flip-flop 15 on the basis of a system clock clk, thereby making the cut-off frequency changeable.例文帳に追加
ＣＩＣフィルタ６の遅延ブロックをデータイネーブル機能付きのフリップフロップ１５で構成し、システムクロックclkに基づいてＮＣＯ１４より出力されるクロック信号をフリップフロップ１５に供給することで、遮断周波数が変更可能となるように構成する。 - 特許庁
-
履歴機能
過去に調べた
単語を確認! -
語彙力診断
診断回数が
増える! -
マイ単語帳
便利な
学習機能付き! -
マイ例文帳
文章で
単語を理解! -
「clk-6: clock-6」の部分一致の例文検索結果
該当件数 : 14件
A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加
回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁
When the signal (b) transits to the 'H' level at time t3, since the ENA1 is at the 'H' level in this state, the signals a, b propagate to a logic circuit section 6 at time t4 and the input enable signal ENA1 goes to an 'L' level at a succeeding rise of the clock CLK, that is, at time t5.例文帳に追加
次に、時刻t３にて信号bが“H”レベルへ遷移すると、この状態でENA１は“H”レベルであるから、信号aとbは時刻t４に論理回路部６へ伝播し、クロックCLKの次の立ち上がり、すなわち時刻t５にて入力イネーブル信号ENA１は“L”レベルとなる。 - 特許庁
The reference clock CLK becomes a differential signal via a differential driver 19, and the signal is transmitted to the distal end of an insertion part 6 via twisted pair cables 21 with suppressed noise radiation.例文帳に追加
基準クロックＣＬＫは、差動ドライバ１９を介して差動信号となり、ツイストペアケーブル２１により挿入部６の先端部に、ノイズの放射を抑圧して伝送する。 - 特許庁
A flip-flop circuit 11 is arranged in a slave station mounting part 4, whenever the clock signal CLK is supplied from a master station 2 side, the flip-flop circuit 11 is made to acquire the data signal output SDO supplied from the master station 2 side, and the clock signal CLK and the data signal output SDO are supplied to a corresponding slave station 6.例文帳に追加
子局取り付け部４にフリップフロップ回路１１を配置し、親局２側からクロック信号ＣＬＫが供給される毎に、フリップフロップ回路１１に親局２側から供給されるデータ信号出力ＳＤＯを取り込ませて、これらクロック信号ＣＬＫ、データ信号出力ＳＤＯを対応する子局６に供給する。 - 特許庁
This transmission unit 1 includes a transmission pulse signal generating circuit 5 which generates a transmission pulse signal d having pulses corresponding to a plurality of clock signals Clk generated in a clock signal generating circuit 8, existing between a first pulse and a second pulse which are generated in an edge pulse generating circuit 6.例文帳に追加
送信ユニット１は、エッジパルス生成回路６で生成された第１パルスと第２パルスとの間にクロック信号生成回路８で生成された複数のクロック信号Ｃｌｋに対応するパルスが存在する送信パルス信号ｄを生成する送信パルス信号生成回路５を含む。 - 特許庁
The video data signals are read from FIFO memory circuits 3-1 to 3-n according to a read clock signal, a system field signal, etc., and a read reset signal from a CLK circuit 5, pseudo synchronizing signals are added to the video data signals at a P/S circuit 6 and pseudo HDTV serial digital video signals are outputted.例文帳に追加
ＣＬＫ回路５からの読出しクロック信号、システムフィールド信号等、読出しリセット信号に従って、ＦＩＦＯメモリ回路３−１〜３−ｎから映像データ信号を読出し、Ｐ／Ｓ回路６では擬似的な同期信号を付加して、擬似ＨＤＴＶシリアルデジタル映像信号を出力する。 - 特許庁
The multimedia device 1 comprises a multimedia card control section 2 having a data bus can be shared by a multimedia card 3 and a multimedia card 4 for controlling access response timing; an external connector 5 capable of connecting the multimedia cards 3 and 4; and an inverter 6 inverting a synchronized clock CLK.例文帳に追加
マルチメディア機器１は、マルチメディアカード３及びアクセス応答タイミングを制御可能なマルチメディアカード４で共有可能なデータバスを有するマルチメディアカード制御部２、マルチメディアカード３、４を接続可能な外部コネクタ５、同期クロックＣＬＫを反転するインバータ６を備える。 - 特許庁
| 意味 | 例文 (14件) |
clk-6: clock-6のページの著作権
英和・和英辞典
情報提供元は
参加元一覧
にて確認できます。
| DBCLS Home Page by DBCLS is licensed under a Creative Commons 表示 2.1 日本 License. |
ピン留めアイコンをクリックすると単語とその意味を画面の右側に残しておくことができます。 |
ログイン |
Weblio会員(無料)になると
|
検索履歴を保存できる！
みんなの検索ランキング
閲覧履歴
 | 「clk-6: clock-6」のお隣キーワード |
weblioのその他のサービス
|
ログイン |
Weblio会員(無料)になると
|
