MBBとは 意味・読み方・使い方

From frame images Fa, Fb continuously taken by the camera parts 7a, 7b, a motion vector MV is detected through the matching of macro blocks mba, mbb.例文帳に追加

カメラ部７ａ，７ｂにて連続撮影されたフレーム画像Ｆａ，Ｆｂからは、マクロブロックｍｂａ，ｍｂｂのマッチングにより動きベクトルＭＶが検出される。 - 特許庁

Voltage switching circuits (8, 9) generating voltage required for specified operation are arranged hierarchically for a plurality of memory blocks (MBA, MBB) which can be operated by the background operation mode.例文帳に追加

バックグラウンド・オペレーション・モードが可能な複数のメモリブロック（ＭＢＡ，ＭＢＢ）に対し、指定された動作に必要な電圧を生成する電圧切換回路（８，９）を階層的に配置する。 - 特許庁

An MMIC chip 22, whose element-forming surface has a high-frequency transistor and a second wiring pattern 21, is secured on the substrate 11 using MBB method, with the element-forming surface and the principal plane of the substrate 11 made to face each other.例文帳に追加

基板１１上には、素子形成面に高周波トランジスタ及び第２の配線パターン２１が形成されたＭＭＩＣチップ２２がその素子形成面と基板１１の主面とを対向させ、ＭＢＢ法を用いて固着されている。 - 特許庁

Before a chip is MBB-mounted on a substrate 100, the thickness of pad parts 131, 132 is previously regulated to be thinner than that of track parts 103, 104.例文帳に追加

基板１００にチップをＭＢＢ実装する前に、パッド部１３１，１３２の厚さをあらかじめ線路部分１０３，１０４の厚さより薄く調節しておく。 - 特許庁

That is, the voltage switching circuit (8) in one memory block generates required internal voltage, the voltage switching circuit provided for the other memory block (MBB) selects either output voltage of one voltage switching circuit or read voltage conforming to switching control signal (SWbgo,/SWbgo).例文帳に追加

すなわち、１のメモリブロックにおける電圧切換回路（８）は、必要な内部電圧を生成し、別のメモリブロック（ＭＢＢ）に対して設けられる電圧切換回路は、１の電圧切換回路の出力電圧と読出電圧の一方を切換制御信号（ＳＷｂｇｏ，／ＳＷｂｇｏ）に従って選択する。 - 特許庁

This device is provided with predecoders (3A, 3B) predecoding an applied address signal, address latch circuits (4A, 4B) latching respectively output signals of these predecoders, and decode circuit (5A, 5B) decoding respective output signals of the address latch circuits and performing memory cell selection operation in a corresponding memory block (MBA, MBB).例文帳に追加

メモリブロック（ＭＢＡ，ＭＢＢ）それぞれに対応して、与えられたアドレス信号をプリデコードするプリデコーダ（３Ａ，３Ｂ）と、これらのプリデコーダの出力信号をそれぞれラッチするアドレスラッチ回路（４Ａ，４Ｂ）と、アドレスラッチ回路それぞれの出力信号をデコードして対応のメモリブロックにおいてメモリセル選択動作を行なうデコード回路（５Ａ，５Ｂ）とを設ける。 - 特許庁