bit line Sとは 意味・読み方・使い方

Since the region S/D becoming the bit line is formed by two steps, its width can be arranged without increasing the cell area.例文帳に追加

ビット線となる領域Ｓ／Ｄを２回に分けて形成するので、その幅をセル面積の増大なく揃えることができる。 - 特許庁

A dummy bit line sense amplifier area DUMMY BL S/A which is capable of dividing local input/output lines LIO and LIOB is provided in a bit line sense amplifier area 24 to enable to divide the local input/output lines LIO and LIOB by the bit line sense amplifier area 24.例文帳に追加

ローカル入出力ラインＬＩＯ，ＬＩＯＢを分割できるダミービットラインセンス増幅器領域ＤＵＭＭＹ ＢＬ Ｓ／Ａをビットラインセンス増幅器領域２４に設けて、ビットラインセンス増幅器領域２４でローカル入出力ラインＬＩＯ，ＬＩＯＢを分割できるようにする。 - 特許庁

As write data s decoded, a processing time of data latch processing performed by a logic synthesis circuit on the bit line can be reduced.例文帳に追加

書込みデータをデコードするから、ビット線上の論路合成回路で行なっていたデータラッチ処理の処理時間を削減することが可能になる。 - 特許庁

To provide an optical fiber suitably used as an optical transmission line in an optical transmission system having a transmission distance of 250 km or longer and a bit rate of 10Gb/s.例文帳に追加

伝送距離２５０ｋｍ以上でビットレート１０Ｇｂ／ｓの光伝送システムにおいて光伝送路として好適に用いられる光ファイバを提供する。 - 特許庁

A first wiring BLCRL is extended along a direction which intersects the plurality of the first bit lines SABL to transmit a control potential applied to a second bit line(s) not selected among a plurality of the second bit lines BL connected to a plurality of memory cells formed on the semiconductor substrate.例文帳に追加

第１配線BLCRLは、複数の第１ビット線と交わる方向に沿って延び、半導体基板上に形成された複数のメモリセルと接続された複数の第２ビット線BLのうちの非選択の第２ビット線に印加される制御電位を伝送する。 - 特許庁

When the 1T1C system is implemented, for example, the transistors 111 and 114 are turned ON, and, while data is read from a bit line BL01, a reference potential from a reference potential generation circuit in the sense amplifier circuit S/Ai is provided to a bit line BL04.例文帳に追加

１ＴＩＣ方式が実行される場合は、例えばトランジスタ１１１と１１４がＯＮとされ、ビット線ＢＬ０１からデータが読み出される一方、ビット線ＢＬ０４にはセンスアンプ回路Ｓ／Ａｉ中の参照電位発生回路から参照電位が与えられる。 - 特許庁

In such an arrangement, the channel width of the first selective transistor S-T1 and the second selective transistor S-T2 is wider than the bit line pitch of the two memory cells also two times or more wider than the channel width of the central transistors thereby making feasible of increasing the driving capability of the transistors.例文帳に追加

第１の選択トランジスタＳ Ｔ１と第２の選択トランジスタＳ Ｔ２のチャネル幅は二つのメモリセルのビットラインピッチより大きく、セルトランジスタのチャネル幅より約２倍以上大きいので、トランジスタの駆動能力が増加する。 - 特許庁

A ROM device 1 is provided with: memory cells M00 to M1n from which data are read out depending on impedance between a terminal B connected to bit lines BL0, BL1 and a source terminal S; and source power supply line SL0, SL1 connected to the source terminal S.例文帳に追加

ＲＯＭ装置１は、ビットラインＢＬ０，ＢＬ１に接続される端子Ｂとソース端子Ｓとの間のインピーダンスに応じて、データが読み出されるメモリセルＭ００〜Ｍ１ｎと、ソース端子Ｓに接続されるソース電源ラインＳＬ０，ＳＬ１と、を備えている。 - 特許庁