mask levelsとは 意味・読み方・使い方

This integrated circuit has the second structure S2 which is used for materializing a predetermined function generated using an exposure mask MSKi on a plurality of fixed wiring levels M1, M2, P, and is used for inspecting the attribution of a used mask to a common mask set MSKS, on the plurality of fixed wiring levels, in addition to the first structure S1.例文帳に追加

複数の固定配線レベルＭ１，Ｍ２，Ｐにおいて露光マスクＭＳＫｉを用いて生成される、所定の機能を実現するために用いられ第１の構造Ｓ１の他に、固定配線レベルの複数において、使用の露光マスクの、共通のマスクセットＭＳＫＳに対する帰属性を検査するために用いられる第２の構造Ｓ２を有している。 - 特許庁

A plurality of test patterns prepared by varying the layout area of line-and-space pattern in different levels of factors are formed on a mask substrate by lithographic processes (S1, S2).例文帳に追加

リソグラフィー処理により、ラインアンドスペースパターンの展開面積を水準振りした複数のテストパターンをマスク基板上に形成する（Ｓ１，Ｓ２）。 - 特許庁

Only N sets of etching mask for forming a wiring connection region containing up to 2^N levels in the lamination part of connection level are required.例文帳に追加

接続レベルの積層部で２のＮ乗個のレベルまで含む配線接続領域を形成するためのＮ個のエッチングマスクの組だけが必要とされる。 - 特許庁

In step S2, the decompressed halftone dot image data is processed through an averaging mask, thereby converting the same to corresponding multivalued halftone dot image data having varying levels of gray.例文帳に追加

ステップＳ２では、前記伸張処理した網点画像データを平均化マスクにより処理して、中間調を有する多値網点画像データに変換する。 - 特許庁

In order to decrease the appearance of contouring, in the boundary of adjacent portions in an image with approximate gradations, for the stored bit mask array, most of inputs within the bit mask array are the same with respect to consecutive gray levels.例文帳に追加

輪郭削りの出現を減少させるため、近似する階調を有する画像の隣接する部分の境界において、記憶されたビットマスクアレイは、連続するグレレベルについてのビットマスクアレイ内の入力のほとんどが同ようなものである。 - 特許庁

Then the resist pattern 43 is used as a mask to etch the substrate 41 as shown in (d), and the resist film pattern 43 is peeled from the substrate 41 as shown in (e) to obtain a pattern 41a with two surface levels.例文帳に追加

(d)に示すように、レジスト膜パターン４３をマスクとして基板４１をエッチングし、(e)に示すように、基板４１からレジスト膜パターン４３を剥離すると２段形状のパターン４１ａを得る。 - 特許庁

In a method for manufacturing semiconductors, the variations of the topography are three-dimensionally analyzed relating to respective photolithography levels and the compensation of the bias of critical dimensions (CD) is determined as the input to mask layout formation.例文帳に追加

半導体製造方法では、各フォトリソグラフィ・レベルについて３次元でトポグラフィのばらつきを解析し、クリティカルな寸法（ＣＤ）バイアスの補償をマスク・レイアウト作成に対する入力として決定する。 - 特許庁

Upper 2 or 3 metal levels and related vias are mask- programmable, and an interconnection from a mask-programmable upper level to the lower standard cell logic is carried out by using a normal array-like conductor via scattered in the entire standard cell array and a rising output terminal producing a loop structure completed with a program level.例文帳に追加

上位２または３金属レベル及び関連するバイアはマスクプログラム可能であり、マスクプログラム可能上位レベルからその下の標準セル論理への相互接続は、標準セルアレイ全体に散在する通常のアレイ状コンダクタバイア及びプログラムレベルによって完成するループ構造を生成する上昇した出力端子を使用して行われる。 - 特許庁