offset addressとは 意味・読み方・使い方

An address offset control circuit has a plurality of address offset addition circuits 21-1 and 21-2 and a plurality of selection circuits 22-1 and 22-2.例文帳に追加

アドレスオフセット制御回路は、複数のアドレスオフセット加算回路２１−１，２１−２と、複数の選択回路２２−１，２２−２とを有している。 - 特許庁

The line address circuit generates the line address of M (M: an integer of 2 or more) bits corresponding to n1 and outputs a line lead address of the M bits offset in response to a frame address of k bits being an offset value.例文帳に追加

ラインアドレス回路は、ｎ１に応じたＭ（Ｍは２以上の整数）ビットのラインアドレスを発生、オフセット値であるｋビットのフレームアドレスに応じてオフセットされたＭビットのラインリードアドレスを出力する。 - 特許庁

The offset address is added to the head physical address, and a physical address 31 of a signal is found to process the instruction code.例文帳に追加

この先頭物理アドレスにオフセットアドレスを加算し、信号の物理アドレス３１を求め命令コードの処理を行う。 - 特許庁

Further, the switching circuit 130 uses the counter value as an offset value 43, and calculates an address 44 from a fixed address 41 stored in a fixed address storage part 140 and the offset value 43.例文帳に追加

また、切り替え回路１３０は、カウンタ値をオフセット値４３として、固定アドレス記憶部１４０が記憶した固定アドレス４１とオフセット値４３とからアドレス４４を計算する。 - 特許庁

At the same time, a feature data generation part 71 detects the feature of the image data to decide whether to add an offset address to the reference address generated by the address generation part 72, and switches an offset generation part 73.例文帳に追加

それと同時に特徴データ生成部７１が画像データの特徴を検出してアドレス生成部７２により生成された参照アドレスにオフセットアドレスを付加するか否かを決定してオフセット生成部７３を切り替える。 - 特許庁

When the number of lines measured by a line number measuring part 42 reaches the predetermined number of lines, a transfer origin address generating part 43 adds an offset address set by an offset address setting part 41 to a transfer origin address, and outputs it to a memory A32 as an address.例文帳に追加

ライン数計数部４２によって計数されたライン数が所定ライン数の場合に、転送元アドレス生成部４３が、転送元アドレスにオフセットアドレス設定部４１に設定されたオフセットアドレスを加算してメモリＡ３２にアドレスとして出力する。 - 特許庁

An offset table 200 stores an offset for specifying an address that becomes a starting point for each region.例文帳に追加

オフセットテーブル２００は、起点となるアドレスを特定するためのオフセットを領域ごとに記憶する。 - 特許庁

The first memory address corresponds the current address A plus the address offset M for a first circular buffer having an implied lower address boundary X and including addresses X through (X+L), and the second memory address corresponds the current address A plus the address offset M for a second circular buffer having an implied higher address boundary Y and including addresses Y through (Y-L).例文帳に追加

第１のメモリアドレスは、暗示下限アドレス境界Ｘを有し、Ｘから（Ｘ＋Ｌ）までのアドレスを含む第１の円環状バッファの現在アドレスＡ＋アドレスオフセットＭと一致し、第２のメモリアドレスは、暗示上限アドレス境界Ｙを有し、Ｙから（Ｙ—Ｌ）までのアドレスを含む第２の円環状バッファの現在アドレスＡ＋アドレスオフセットＭと一致する。 - 特許庁