「"buffer insertion"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a clock layout system and method capable of designing layout while evaluating the level of congestion due to buffer insertion, so that flip-flops are evenly placed.例文帳に追加

バッファ挿入による混雑度を評価したレイアウトが設計でき、Ｆ／Ｆが均等に配置されるクロックレイアウトシステム及びクロックレイアウト方法を提供する。 - 特許庁

Therefore, a wiring route generating means 10, a buffer inserting means 5 and a gate multiplexing means 6 respectively successively present the possibilities of the wiring route, buffer insertion and gate multiplexing and a solution set calculating means 7 calculates a solution set concerning the combination of the wiring route, buffer insertion and gate multiplexing.例文帳に追加

このため、配線経路生成手段１０、バッファ挿入手段５、及びゲート多重化手段６が、それぞれ配線経路、バッファ挿入、及びゲート多重化の可能性を列挙し、解集合計算手段７が配線経路、バッファ挿入、及びゲート多重化の組合せについての解集合を計算する。 - 特許庁

To suppress speed performance deterioration caused by a wiring capacity, etc., by adopting a relay buffer insertion method, and in addition, to realize a low-clock skew that does not rely upon voltage or temperature characteristics.例文帳に追加

中継バッファを挿入する手法を採用し配線容量等に起因する速度性能劣化を抑え、かつ電圧及び温度特性に依存しない低クロックスキューを実現する。 - 特許庁

To effectively reduce a delay by estimating the delay of a circuit by using a resistance value to determine an optimal buffer insertion position in reducing the delay due to buffer insertion of wiring because a correct resistance value of the wiring between circuit elements can be calculated by taking into consideration temperatures at respective positions of the wiring between the circuit elements constituting a semiconductor integrated circuit.例文帳に追加

半導体集積回路を構成する回路素子間の配線の各々の位置での温度を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより、該配線のバッファ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより、最適なバッファ挿入位置を決めて、遅延削減を効果的に行う。 - 特許庁

Then, an optimum solution selecting means 8 selects the solution for achieving requested signal delay optimization among the combination of the wiring route, buffer insertion and gate multiplexing over all the circuit with the irreducibly minimum circuit addition.例文帳に追加

そして、回路全体に対する配線経路、バッファ挿入、及びゲート多重化の組合せの中から、最適解選択手段８が、必要最小限の付加回路で、要求される信号遅延最適化を達成する組合せを選択する。 - 特許庁

A semiconductor integrated circuit is provided with: a DLL circuit 101a for outputting n pieces of clock signals CKi (i is 1 to n) delayed from a reference signal RCLK by a delay time of i×T; a DCMP circuit 103a; and a buffer insertion circuit 102a provided with n pieces of buffers B1 to B16 corresponding to n pieces of the clock signals CKi.例文帳に追加

基準信号ＲＣＬＫから遅延時間ｉ×Ｔだけ遅れたｎ個のクロック信号ＣＫｉ（ｉは１〜ｎ）を出力するＤＬＬ回路１０１ａと、ＤＣＭＰ回路１０３ａと、ｎ個のクロック信号ＣＫｉに対応したｎ個のバッファーＢ１〜Ｂ１６を備えたバッファー挿入回路１０２ａとを有する。 - 特許庁

Buffer insertion is performed (S70) to a place other than a buffer disposition prohibition area, so that the kind of buffer on a wiring path from a clock driver cell to each terminal cell and a shape of the wiring path driven by the buffer become completely identical at each stage after the wiring path whose shape from the clock driver cell to each terminal cell becomes completely symmetrical is generated (S50).例文帳に追加

クロックドライバセルから各末端セルへの配線経路の形状が完全に対称となる配線経路を生成した後（Ｓ５０）、クロックドライバセルから各末端セルへの配線経路上のバッファの種類及びバッファが駆動する配線経路の形状が各段で完全に同一となるように、バッファ配置禁止領域以外の場所に、バッファ挿入を行う（Ｓ７０）。 - 特許庁