「CC0」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A semiconductor device includes multiple controlled chips CC0 to CC7 which hold layer information different from each other and a control chip IF for supplying layer address signals A13 to A15 and a command signal ICMD in common to the controlled chips CC0 to CC7.例文帳に追加

互いに異なる層情報を保持する複数の被制御チップＣＣ０〜ＣＣ７と、被制御チップＣＣ０〜ＣＣ７に対して層アドレス信号Ａ１３〜Ａ１５及びコマンド信号ＩＣＭＤを共通に供給する制御チップＩＦとを備える。 - 特許庁

One interface chip IF is electrically connected with a plurality of core chips CC0 to CC7 via the plurality of through-electrodes.例文帳に追加

１つのインターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７は複数の貫通電極により電気的に接続されている。 - 特許庁

A semiconductor device includes: plural core chips CC0 to CC7 mutually stacked and each having a through electrode TSVW for transmitting write data and a through electrode TSVR for transmitting read data; and an interface chip IF connected to the core chips CC0 to CC7 in a common manner.例文帳に追加

ライトデータを伝送する貫通電極ＴＳＶＷとリードデータを伝送する貫通電極ＴＳＶＲとをそれぞれ有する互いに積層された複数のコアチップＣＣ０〜ＣＣ７と、これらコアチップＣＣ０〜ＣＣ７に共通接続されたインターフェースチップＩＦとを備える。 - 特許庁

A laminated semiconductor device comprises core chips CC0 to CC7 each having a unique chip address SID(CORE), and an interface chip IF to control the core chips.例文帳に追加

それぞれ固有のチップアドレスＳＩＤ（ＣＯＲＥ）を保持するコアチップＣＣ０〜ＣＣ７と、これらを制御するインターフェースチップＩＦとを備える。 - 特許庁

The clock supply circuit CS0 includes a fine adjustment delay stage circuit FC0 and a rough adjustment delay stage circuit CC0, and a phase difference measuring circuit RSM0 while the RSM0 controls a delay time TF0 of the FC0 and a delay time TC0 of the CC0 according to a phase difference between first and second operation clock signals COUT00, COUT01.例文帳に追加

クロック供給回路ＣＳ０は微調遅延段回路ＦＣ０と粗調遅延段回路ＣＣ０と位相差計測回路ＲＳＭ０を含み、ＲＳＭ０は第１と第２の動作クロック信号ＣOＵＴ００、０１の位相差に応答してＦＣ０の遅延時間ＴＦ０とＣＣ０の遅延時間ＴＣ０を制御する。 - 特許庁

One interface chip IF and a plurality of core chips CC0-CC7 are stacked, and the semiconductor chips are electrically connected by a plurality of through-electrodes.例文帳に追加

１つのインターフェースチップＩＦと、複数のコアチップＣＣ０〜ＣＣ７が積層され、これらの半導体チップは複数の貫通電極により電気的に接続されている。 - 特許庁

In response to a refresh command REF and an address information SIDADD, a refresh control signal REFb and the address information SIDADD are supplied in common to CC0 to CC7.例文帳に追加

リフレッシュコマンドＲＥＦ及びアドレス情報ＳＩＤＡＤＤを受け、リフレッシュ制御信号ＲＥＦｂ及びアドレス情報ＳＩＤＡＤＤをコアチップＣＣ０〜ＣＣ７に共通に供給する。 - 特許庁

The core chips CC0 to CC7 are provided with a comparator circuit 63/64 which compares the chip selection address SID(IF) and the chip address SID(CORE) and passes a command when the both correspond.例文帳に追加

コアチップＣＣ０〜ＣＣ７は、チップ選択アドレスＳＩＤ（ＩＦ）とチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にコマンドを通過させる比較回路６３／６４を備える。 - 特許庁

In each of entry (ERYO-ERYN) in a memory cell array 1, current source elements (CSTY0-CSTN) driving a constant current are provided commonly at corresponding CAM cells (CC0 to CCN).例文帳に追加

メモリセルアレイ１内のエントリ（ＥＲＹ０−ＥＲＹＮ）の各々において、対応のＣＡＭセル（ＣＣ０−ＣＣＮ）に共通に、定電流を駆動する電流源素子（ＣＳＴ０−ＣＳＴＮ）を設ける。 - 特許庁

The interface chip IF receives address information ADD for identifying a memory cell and supplies a part thereof to the core chips CC0 to CC7 in common as chip selection information SEL for comparing with the chip identification information LID.例文帳に追加

インターフェースチップＩＦは、メモリセルを特定するためのアドレス情報ＡＤＤを受け、その一部をチップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬとしてコアチップＣＣ０〜ＣＣ７に共通に供給する。 - 特許庁

The interface chip IF receives address information ADD for identifying a memory cell and supplies a portion thereof to the core chips CC0 to CC7 in common as chip selection information SEL for comparison with the chip identification information LID.例文帳に追加

インターフェースチップＩＦは、メモリセルを特定するためのアドレス情報ＡＤＤを受け、その一部をチップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬとしてコアチップＣＣ０〜ＣＣ７に共通に供給する。 - 特許庁

The semiconductor device includes an interface chip IF which outputs a bank address BA and an active signal ACT0, and core chips CC0-CC7 which are stacked on the interface chip IF, and become active independently on receiving bank address signals BA and active signal ACT0 corresponding thereto.例文帳に追加

バンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を出力するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、それぞれ対応するバンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を受けて独立にアクティブ状態となる複数のメモリバンクを備えるコアチップＣＣ０〜ＣＣ７とを備える。 - 特許庁

No circuit for storing the through-electrode switching information SW in a non-volatile manner is required in the second semiconductor chips, since the through-electrode switching information SW is transferred to the second semiconductor chips CC0 to CC7 from the first semiconductor chip IF.例文帳に追加

本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。 - 特許庁

A plurality of core chips CC0 to CC7 respectively include: a data output circuit 54o for outputting read data to an interface chip IF in response to a read command; and an output timing adjustment circuit 400 for adjusting the duration from the time when receiving the read command until the read data are outputted by the data output circuit 54o.例文帳に追加

複数のコアチップＣＣ０〜ＣＣ７は、リードコマンドに応答してインターフェースチップＩＦにリードデータを出力するデータ出力回路５４ｏと、リードコマンドを受け付けてからデータ出力回路５４ｏによってリードデータが出力されるまでの時間を調整する出力タイミング調整回路４００とをそれぞれ含む。 - 特許庁

Each of the core chips CC0 to CC7 includes: a layer address comparison circuit 47 for determining whether the address information SIDADD specifies its own core chip; and a refresh control circuit 200 for refreshing its own memory cell on the basis of the refresh control signal REFb when the address information SIDADD specifies its own core chip.例文帳に追加

コアチップＣＣ０〜ＣＣ７は、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるか否かを判定する層アドレス比較回路４７と、アドレス情報ＳＩＤＡＤＤが自らのコアチップを指定するものであるとき、リフレッシュ制御信号ＲＥＦｂに基づき、自らのメモリセルをリフレッシュするリフレッシュ制御回路２００とを含む。 - 特許庁

The core chips CC0-CC7 each output a local bank active signal MCIDT, indicative of whether at least one of a plurality of memory banks included therein is in an active state, to the interface chip IF respectively, and the interface chip IF activates a bank active signal PMCIT when at least one of local bank active signals MCIDT indicates an active state.例文帳に追加

コアチップＣＣ０〜ＣＣ７は、其々に含まれる複数のメモリバンクの少なくとも１つがアクティブ状態であるか否かを示すローカルバンクアクティブ信号ＭＣＩＤＴをインターフェースチップＩＦに其々出力し、インターフェースチップＩＦは、ローカルバンクアクティブ信号ＭＣＩＤＴの少なくとも１つが活性状態を示すときにバンクアクティブ信号ＰＭＣＩＴを活性化させる。 - 特許庁

The device includes: a NAND chip NC1 having an inductor element ID1 for exchanging a signal; a NAND chip NC0 having an inductor element ID0 for exchanging the signal; and a control chip CC0, in which a control circuit is formed for controlling operations of the NAND chips NC1, NC0 and an inductor element IDC is included for exchanging the signal between the inductor elements ID1, ID0.例文帳に追加

信号を送受信するインダクタ素子ＩＤ１を有するＮＡＮＤチップＮＣ１と、信号を送受信するインダクタ素子ＩＤ０を有するＮＡＮＤチップＮＣ０と、ＮＡＮＤチップＮＣ１，ＮＣ０の動作を制御する制御回路が形成され、インダクタ素子ＩＤ１，ＩＤ０との間で信号を送受信するインダクタ素子ＩＤＣを有する制御用チップＣＣ０とを備える。 - 特許庁

In the laminated semiconductor device which shares a plurality of through-electrodes for transferring data among the plurality of semiconductor chips, a first semiconductor chip IF included in the plurality of semiconductor chips holds the through-electrode switching information SW specifying a through-electrode for transferring the data among the plurality of through-electrodes and transfers the through-electrode switching information SW to second semiconductor chips CC0 to CC7 included in the plurality of semiconductor chips.例文帳に追加

複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。 - 特許庁