「MASTER SLAVE FLIP-FLOP」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A master latch 110 and a slave latch 120 operate in compliance with a basic clock ck0, and constitutes a master-slave type flip-flop.例文帳に追加

マスターラッチ１１０およびスレーブラッチ１２０は基本クロックｃｋ０に従って動作し、マスタースレーブ型フリップフロップを構成する。 - 特許庁

A flip-flop circuit 20 comprises a master latch circuit 1, a slave latch circuit 3, a clamp section 3, and a clock buffer circuit 4.例文帳に追加

フリップフロック回路２０には、マスターラッチ回路１、スレーブラッチ回路２、クランプ部３、及びクロックバッファ回路４が設けられる。 - 特許庁

METHOD AND APPARATUS FOR ELIMINATING SHOOT THROUGH EVENT DURING MASTER SLAVE FLIP FLOP SCANNING例文帳に追加

マスタ・スレーブ・フリップ・フロップ走査動作中のシュート・スルー事象を除去する方法及び装置 - 特許庁

To obtain a master-slave flip flop(MSFF) which is easily mass-produced because of its simple design and can operate at high speed in a highly reliable state.例文帳に追加

設計が単純で大量生産が容易であり、動作の信頼性が高く高速なマスタ・スレーブ・フリップ・フロップ（ＭＳＦＦ）。 - 特許庁

Inverters 151, 152 build up a slave flip-flop, which takes in an output signal from the master flip-flop at a falling edge of a normally rotational clock signal CKP.例文帳に追加

インバータ１５１および１５２はスレーブフリップフロップを構成し、正転クロック信号ＣＫＰの立下りエッジでマスターフリップフロップの出力を取り込む。 - 特許庁

While a hold signal HLD is active, data input signal D is cut off and an output from the slave flip-flop is feed backed to the master flip-flop.例文帳に追加

ホールド信号ＨＬＤがアクティブの間はデータ入力信号Ｄが遮断され、スレーブフリップフロップの出力がマスターフリップフロップにフィードバックされる。 - 特許庁

To reduce an overhead of a master-slave type flip-flop circuit and to decrease a gate delay time by controlling to divide the circuit into a master latch and a slave latch by a trouble detector.例文帳に追加

マスタースレーブ型のフリップフロップ回路を故障検出回路によりマスタラッチとスレーブラッチに分割制御することにより、回路のオーバーヘッドを削減しゲート遅延時間を削減する。 - 特許庁

The flip-flops U12, U4-U11 are arrayed in the order from the initial stage to the final stage, and each comprises the flip-flop of a master/slave system.例文帳に追加

フリップフロップＵ１２，Ｕ４〜Ｕ１１は、初段から最終段に向けてこの順で配列され、それぞれ、マスタースレイブ方式のフリップフロップにより構成されている。 - 特許庁

A slave flip-flop section 4 selects whether to retain the data signal being output or to output the data signal from the inter-master-slave switch 3 in response to the second control clocks N1 and N2.例文帳に追加

スレーブフリップフロップ部４は、第２制御クロックＮ１、Ｎ２に応じて出力中のデータ信号を保持するか、マスタ−スレーブ間スイッチ３からのデータ信号を出力するかを選択する。 - 特許庁

To improve operation delay at the fall time of an input signal DATA in a master flip-flop of a D-FF circuit and to also accelerate the operation speed of the D-FF circuit by shortening a tpd in a slave flip-flop.例文帳に追加

本発明の課題は、Ｄ−ＦＦ回路のマスタフリップフロップにおける入力信号ＤＡＴＡの立ち下がり時の動作の遅延を改善し、また、スレーブフリップフロップにおけるｔｐｄを短縮してＤ−ＦＦ回路の動作速度を高速化することである。 - 特許庁

This sequential circuit (flip-flop) is constituted of a master side flip-flop comprising an inverter 2 and a clocked inverter 3, a slave side flip-flop comprising NAND gates 5 and 12 and a transfer gate 11, a transfer gate 4 connecting them and a transfer gate 1 on the input side.例文帳に追加

この順序回路（フリップフロップ）は、インバータ２、クロックドインバータ３によって構成されるマスタ側フリップフロップと、ナンドゲート５、１２およびトランスファゲート１１によって構成されるスレーブ側フリップフロップと、それらを接続するトランスファゲートチ４および入力側のトランスファゲート１とから構成される。 - 特許庁

An inter-master-slave switch 3 selects whether to output the high-impedance (Hi-Z) signal or to output the data signal output from the master flip-flop section 1 in response to the second control clocks N1 and N2.例文帳に追加

マスタ−スレーブ間スイッチ３は、第２制御クロックＮ１、Ｎ２に応じて、ハイインピーダンス信号（Ｈｉ−Ｚ）を出力するか、マスタフリップフロップ部１から出力されたデータ信号を出力するかの選択をする。 - 特許庁

A flip-flop circuit 11 is arranged in a slave station mounting part 4, whenever the clock signal CLK is supplied from a master station 2 side, the flip-flop circuit 11 is made to acquire the data signal output SDO supplied from the master station 2 side, and the clock signal CLK and the data signal output SDO are supplied to a corresponding slave station 6.例文帳に追加

子局取り付け部４にフリップフロップ回路１１を配置し、親局２側からクロック信号ＣＬＫが供給される毎に、フリップフロップ回路１１に親局２側から供給されるデータ信号出力ＳＤＯを取り込ませて、これらクロック信号ＣＬＫ、データ信号出力ＳＤＯを対応する子局６に供給する。 - 特許庁

The master latch circuit 2 and the slave latch circuit 3 work as the latch circuits mutually responding to the complementary signals, and whole of the transparent latch circuit 10 works as a flip flop circuit.例文帳に追加

よって、マスタラッチ回路２及びスレーブラッチ回路３は互いに相補の信号に応答するラッチ回路として動作し、トランスペアレントラッチ回路１０全体としてはフリップフロップ回路として動作する。 - 特許庁

The scan flip flop has an inspection input terminal TI and an output terminal Q connected longitudinally together, and the inspection data are transferred synchronous with two-phase clocks of master and slave.例文帳に追加

スキャンフリップフロップは検査入力端子ＴＩと出力端子Ｑとが互いに縦続接続されており、検査データはマスターとスレーブの２相クロックに同期して転送される。 - 特許庁

In this flip-flop circuit for scan path test, a gate circuit 230 is provided in the following stage of a latch circuit comprising a master latch part 210 and a slave latch part 220.例文帳に追加

マスタラッチ部２１０とスレーブラッチ部２２０とからなるラッチ回路の後段にゲート回路２３０を設けて、スキャンパステスト用のフリップフロップ回路を構成する。 - 特許庁

Thus, speeding up of the flip-flop is assured in the power non-shutdown state and subthreshold leak current at the slave latch part is reduced in an operation power source shutdown state of the master latch part.例文帳に追加

これにより、電源非遮断状態においてフリップフロップの高速化が保障され、マスタラッチ部の動作電源遮断状態においてスレーブラッチ部におけるサブスレッショルドリーク電流が低減される。 - 特許庁

To reduce power consumption and EMI and to secure wiring resources to facilitate wiring when a master-slave type flip-flop circuit is actualized using a gate array.例文帳に追加

ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図るとともに、配線リソースを確保して配線の容易化を図ること。 - 特許庁

To provide a dynamic D-type flip-flop circuit which is operated by a higher clock frequency, is able to transmit data stably and consists of a master part and a slave part.例文帳に追加

より高速なクロック周波数で動作し、安定にデータを伝送できる、マスター部とスレーブ部とから成るダイナミックＤ型フリップフロップ回路の提供。 - 特許庁

The differential D-flip-flop is implemented following a master/slave configuration and responds to the true and complement forms of an input clock signal, an input reset input, and input data signal, and also provides true and complement forms of an output signal.例文帳に追加

差動Dフリップフロップは、マスタ・スレーブ構成に従って実現され、正負形式の入力クロック信号、入力リセット入力、及び入力データ信号に応答すると共に、正負形式の出力信号を提供する。 - 特許庁

The scan flip-flop circuit (100) comprises a master latch (13), capable of holding a data signal or a scan-in signal, by synchronizing with a timing signal and a slave latch (15) capable of holding the output signal of the master latch by synchronizing with the timing signal.例文帳に追加

スキャン用フリップフロップ回路（１００）は、データ信号又はスキャンイン信号をクロック信号に同期して保持可能なマスタラッチ（１３）と、上記マスタラッチの出力信号を上記クロック信号に同期して保持可能なスレーブラッチ（１５）とを含む。 - 特許庁

A slave flip-flop starts operating on the basis of the clock signals (CLK and /CLK1) of early generation timing among the clock signals generated in the clock generating circuit and a master flip-flop stops operating on the basis of the clock signals (/CLK2 and CLK2) of late generation timing among the clock signals generated in the clock generator circuit.例文帳に追加

スレーブフリップフロップは前記クロック発生回路において発生されたクロック信号のうち、発生タイミングの早いクロック信号（ＣＬＫ及び／ＣＬＫ１）に基づいて動作を開始し、前記マスタフリップフロップは前記クロック発生回路において発生されたクロック信号のうち、発生タイミングの遅いクロック信号（／ＣＬＫ２、ＣＬＫ２）に基づいて動作を停止する。 - 特許庁

The memory further comprises a multiplexer, a scan input and a scan enable input, the multiplexer is responsive to the scan enable signal and forms a scan path including a latch for forming a master slave flip-flop, and scan data input by the scan input pass through a master slave flip-flop while the scan enable signal is asserted, and is output by the output latch.例文帳に追加

メモリはマルチプレクサとスキャン入力とスキャンイネーブル入力とをさらに備え、マルチプレクサがスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するラッチを備えるスキャン経路を形成し、スキャンイネーブル信号がアサートされている間に、スキャン入力で入力されたスキャンデータがマスタ・スレーブ・フリップフロップを通過し、出力ラッチによって出力される。 - 特許庁

The D type flip-flop comprises: a dynamic system mater latch circuit receiving a D signal synchronously with a clock to temporarily latch the signal; and a static system slave latch circuit for statistically latching an output signal of the master latch circuit synchronously with the clock.例文帳に追加

Ｄ信号をクロックに同期して入力して一時的に保持するダイナミック式マスタラッチ回路と、前記クロックに同期して前記マスタ回路の出力信号を静的に保持するスタティック式スレーブラッチ回路とから構成する。 - 特許庁

The differential D-flip-flop is implemented following a master/slave configuration and responds to the true and complement forms of an input clock signal, an input reset input, and input data signal, and also provides true and complement forms of an output signal.例文帳に追加

差動Dフリップフロップは、マスタ・スレーブ構成に従って実現され、真及び補数形式の入力クロック信号、入力リセット入力、及び入力データ信号に応答すると共に、真及び補数形式の出力信号を提供する。 - 特許庁

The frequency-dividing part 2 is provided with a master/slave type T flip-flop, composed of D latch circuits 21 and 22 to be operated for latching signals impressed on a second input pair (D, D-), while defining an input local signal impressed to a first input pair 7 as the clock input.例文帳に追加

分周部２は、第１入力対７に印加される入力ローカル信号をクロック入力として第２入力対（Ｄ、Ｄ^−）に印加される信号をラッチする動作を行うＤラッチ回路２１，２２により構成したマスタスレーブ形のＴフリップフロップを備える。 - 特許庁

Each of a plurality of circuits consisting of the SOI type MOS transistor has a flip-flop consisting of a master latch part (MLAT) made into selective power shutdown by a power switch (10) and a slave latch part (SLATdr) made into non-object for the selective power shutdown.例文帳に追加

ＳＯＩ型のＭＯＳトランジスタから成る複数個の回路は、電源スイッチ（１０）による選択的な電源遮断の対象にされるマスタラッチ部（ＭＬＡＴ）と選択的な電源遮断の非対象にされるスレーブラッチ部（ＳＬＡＴｄｒ）とから成るフリップフロップを有する。 - 特許庁

In the flip-flop circuit having a master circuit 1 and a slave circuit 2, only the master circuit 1 is provided with a transistor TNR for reset and has a function for stopping a clock signal CK1 during a period for resetting or setting, and the driving ability of the transistor TNR is higher than that of a transistor TP3 provided for holding the data of the master circuit 1.例文帳に追加

マスター回路１、スレーブ回路２を有するフリップフロップ回路において、マスター回路１にのみリセット用のトランジスターＴＮＲを設け、リセット又はセットをかける期間はクロック信号ＣＫ１を停止する機能を有し、トランジスターＴＮＲは、マスター回路１のデータを保持するために設けられたトランジスターＴＰ３の駆動能力より大きい。 - 特許庁

The synchronizing circuit is a differential flip flop circuit, and provided with a master latch, a slave latch, a comparative circuit 1 for comparing an input signal with an output signal, and a timing control circuit 2 for controlling an inside clock signal generated from an outside clock signal on the basis of the output signal from the comparative circuit 1.例文帳に追加

本発明の同期回路は、差動型フリップ・フロップ回路であり、マスター・ラッチと、スレーブ・ラッチと、入力信号と出力信号を比較する比較回路１と、外部クロック信号から生成する内部クロック信号を比較回路１からの出力信号に基づいて制御するタイミング制御回路２とを備えている。 - 特許庁

The flip-flop circuit includes: a clocked amplifier which is a master latch for outputting first and second signals having mutually complementary relationship and third and fourth signals having mutually complementary relationship in accordance with a differential input signal and a differential clock signal; and a symmetric slave latch for outputting two output signals in accordance with the first to fourth signals.例文帳に追加

フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、第１乃至第４の信号に応じて２つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。 - 特許庁