「MASTER SLICE」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

OUTPUT BUFFER CIRCUIT, AND MASTER SLICE TYPE SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE USING THE CIRCUIT例文帳に追加

出力バッファ回路並びにそれを用いたマスタースライス型半導体装置及び電子機器 - 特許庁

MASTER-SLICE-TYPE SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, AND REFERENCE POTENTIAL GENERATION CIRCUIT LAYOUT DEVICE AND METHOD例文帳に追加

マスタスライス方式の半導体集積回路装置、基準電位発生回路配置装置及びその方法 - 特許庁

A bypass selection signal designating one of a route through a register slice inserted between a master device and a slave device and a route not through the register slice is inputted.例文帳に追加

マスタデバイスとスレーブデバイスとの間に挿入されたレジスタスライスを経由する経路か、そのレジスタスライスを経由しない経路の何れかを指定するバイパス選択信号を入力する。 - 特許庁

A receiver receives the encrypted slice and decrypts a header of the slice by using a master key, to obtain an indication of a relative importance of secure transmission of the macroblocks.例文帳に追加

受信器は、暗号化されたスライスを受信し、マスタ鍵を使用してスライスのヘッダを復号化して、マクロブロックのセキュア送信の相対的な重要度の指示を取得する。 - 特許庁

To enable various semiconductor integrated circuit devices to be designed and manufactured efficiently at a low cost, using a master slice system.例文帳に追加

マスタースライス方式を用いて種々の半導体集積回路装置を効率的に低コストで設計・製造する。 - 特許庁

To provide a semiconductor device in which a region of a wiring track for master slice wiring can be used more effectively.例文帳に追加

マスタースライス配線用の配線トラックの領域をより有効に活用することを可能にした半導体装置を提供する。 - 特許庁

To provide a master slice system semiconductor integrated circuit device in which electrostatic protection capability and output drive capability can be optimized without lowering the efficiency of pads and elements.例文帳に追加

パッドや素子の使用効率を下げずに静電保護能力や出力駆動能力の最適化を行なうことができるマスタースライス方式の半導体集積回路装置を提供することを目的とする。 - 特許庁

In the master slice system semiconductor integrated circuit 1, a sequential circuit and a combinational circuit are arranged in an internal core region on a semiconductor chip 2 while the internal core region is partitioned into a plurality of local regions 3.例文帳に追加

開示されるマスタースライス方式の半導体集積回路１は、順序回路と組合せ回路とが半導体チップ２上の内部コア領域内に配置され、内部コア領域は複数のローカル領域３に分割されている。 - 特許庁

The basic cell AA1 of the semiconductor integrated circuit includes a diffusing region 1, a gate poly 2, a contact 3, and a layer of the first layer wiring 4; and is used for IC/LSI of the master slice system.例文帳に追加

半導体集積回路の基本セルＡＡ１は、拡散領域１、ゲートポリ２、コンタクト３、及び１層目配線４のレイヤを含み、マスタースライス方式のＩＣ／ＬＳＩに用いられる。 - 特許庁

This delay calculation device is a device for performing the delay calculation of the structured ASIC (1) wherein the clock circuit (5) is integrated in a master slice (2, 3).例文帳に追加

本発明による遅延計算装置は、クロック回路（５）がマスタスライス（２、３）に集積化されているストラクチャードＡＳＩＣ（１）の遅延計算を行うためのものである。 - 特許庁

The external interface terminal is connected to a joint (28) but is not connected to a joint (41) since an interconnection path (57) is not formed by the aluminum master slice.例文帳に追加

外部インタフェース端子は、結合点（２８）に接続され、アルミマスタスライスにより配線経路（５７）が形成されず、結合点（４１）には非接続とされる。 - 特許庁

To provide a basic cell of a master slice system which secure a good design flexibility, easy wiring and wiring efficiency when manufactured in the form of an integrated circuit while realizing high speed operation and low power consumption of the circuit.例文帳に追加

集積回路化したときの設計の自由度、配線の容易性、及び配線効率を良好な状態で確保しつつ、回路の高速化、低消費電力化を実現するマスタスライス方式の基本セルを提供すること。 - 特許庁

An FM/FE block 23 and an FM/IF block 24 are arranged diagonally on a rectangular region 22 of a semiconductor chip 20, and a master slice region 25 is arranged between the blocks 23 and 24.例文帳に追加

半導体チップ２０の矩形領域２２には、対角線状にＦＭ／ＦＥブロック２３とＦＭ／ＩＦブロックを配置し、この間には、マスタースライス領域２５を配置する。 - 特許庁

By changing a connection from a sense amplifier to a local IO (LIO) and a connection from the LIO to a main IO (MIO), the semiconductor memory device, which can change the page size by the aluminum master slice method, is obtained.例文帳に追加

センスアンプからローカルアイオー（ＬＩＯ）の接続、ＬＩＯからメインアイオー（ＭＩＯ）の接続を変更することで、アルミマスタースライス方式によるページサイズ変更可能な半導体記憶装置が得られる。 - 特許庁

To reduce the number of sheets of masks required in order to change a model, in an integrated circuits such as a master slice where a plurality of models are manufactured by changing a through hole, such as data memorized by ROM.例文帳に追加

ＲＯＭに記憶されるデータ等、スルーホールを変更することにより複数の機種が製造されるマスタースライス等の半導体集積回路において、機種を変更するために必要となるマスクの枚数を低減する。 - 特許庁

In the method of manufacturing the semiconductor device having a capacitance block by the master slice method, a reticle used for forming a gate polysilicon layer 14 to be used for forming the capacitance block is one customized according to request.例文帳に追加

容量ブロックを備える半導体装置をマスタースライス方式により製造する方法において、容量ブロック形成に用いられるゲートポリシリコン層１４を形成する際のレチクルとして、要求に応じてカスタマイズされたものを用いる。 - 特許庁

When an I/O buffer is arranged as mentioned above, a master slice system semiconductor integrated circuit device in which electrostatic protection capability and output drive capability can be optimized without lowering the efficiency of pads and elements can be provided.例文帳に追加

以上のように入出力バッファを構成するために、パッドや素子の使用効率を下げずに静電保護能力や出力駆動能力の最適化を行なうことができるマスタースライス方式の半導体集積回路装置を提供することができる。 - 特許庁

The control circuit has first to third logic circuits (29, 42, and 23), and when an interconnection path (54) is selected by an aluminum master slice, keeps the pMOS (39) and nMOS (40) in an OFF state and allows the nMOS's (26 and 27) to perform the push-pull output operation.例文帳に追加

制御回路は、第１、第２及び第３論理回路（２９，４２，２３）を有し、アルミマスタスライスにより配線経路（５４）が選択されると、ｐＭＯＳ（３９）及びｎＭＯＳ（４０）をオフ状態に保ち、ｎＭＯＳ（２６，２７）によるＮＭＯＳプッシュプル出力動作を可能とする。 - 特許庁

To provide a method for manufacturing a semiconductor integrated circuit capable of more reducing the number of manufacturing masks at a novel mask manufacturing when an IC designing/manufacturing by a master slice method is applied, and to provide a reticle and a semiconductor integrated circuit device.例文帳に追加

マスタスライス方式によるＩＣ設計／製造を適用する際、新規マスクセット作製時の製作マスク枚数をより削減できる半導体集積回路の製造方法及びレチクル及び半導体集積回路装置を提供する。 - 特許庁

A master slice type semiconductor device using a master wafer mounted with functional blocks (an SRAM macro 11, a logic block 12, a logic block 13, and an IP block 14) designed to perform functional operations using up to the intermediate wiring layer of a multilayer wiring structure includes pads TP for test in the intermediate wiring layer, the pads TP for test being connected to the respective functional blocks.例文帳に追加

多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 - 特許庁

To provide a high-speed, low power consumption logic device capable of reducing a power consumption and making the speed of operation higher by controlling the operation modes of respective transistors constituting a logic device, while coping with the operating condition of respective transistors upon constituting the logic device, when the logic device is constituted of a master slice type integrated circuit, capable of reducing a cost and a time for designing a mask.例文帳に追加

マスク設計のための費用と期間を短縮できるマスタースライス型集積回路により、論理装置を構成する場合に、その論理装置を構成するそれぞれのトランジスタの動作モードを、論理装置を構成した場合のそれぞれのトランジスタの動作状態に対応して制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供する。 - 特許庁

In the semiconductor integrated circuit device, block areas 1-20 for master slice are placed in an area 32 in a semiconductor chip 30 in order to reduce the time for design, and basic blocks provided in basic blocks 21-24 formed in a basic block area 33 in a part of electronic circuit are maximally used in order to realize a reliable circuit modification and development of models.例文帳に追加

半導体チップ３０の一領域３２には、マスタースライス用のブロック領域１〜２０を配置して、設計時間の短縮をはかると同時に、電子回路の一部は、基本ブロック領域３３に形成された基本ブロック２１〜２４に設けられる基本ブロックを活用することで信頼の高い回路修正、機種展開をはかる。 - 特許庁

The semiconductor integrated circuit device is constituted so as to avoid securing a contact area in advance for arranging a contact for connection to the respective gates of p-MOS transistors 12a, 12b and n-MOS transistors 14a and 14b in the base cell 11, in the gate array type semiconductor integrated circuit device by a master slice system.例文帳に追加

本発明の半導体集積回路装置は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置において、ベースセル１１に、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したものである。 - 特許庁