「adder」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

ONE-BIT COMPARISON FULL ADDER, n-BIT COMPARISON FULL ADDER, SEMICONDUCTOR ARITHMETIC UNIT AND LAYOUT LIBRARY例文帳に追加

１ビット比較全加算器、ｎビット比較全加算器、半導体演算装置、およびレイアウトライブラリ - 特許庁

An adder 54A adds 56-1 to 52B.例文帳に追加

加算器５４Ａが５２Ｂに５６−１を加算する。 - 特許庁

An adder 245 outputs an added signal.例文帳に追加

加算器２４５は、加算した信号を出力する。 - 特許庁

M-BIT COMPETITION DELAY ADDER AND OPERATING METHOD例文帳に追加

Ｍビット競合遅延加算器及び動作方法 - 特許庁

WIDE ADDER HAVING CRITICAL PATH FOR THREE GATES例文帳に追加

３つのゲートのクリティカル・パスを有するワイド加算器 - 特許庁

COMBINED ADDER CIRCUIT ARRAY AND AND/OR PLANE例文帳に追加

複合加算回路アレイ及びＡＮＤ／ＯＲ面 - 特許庁

A holder 2 holds the output of the adder 1.例文帳に追加

保持装置２は加算器１の出力を保持する。 - 特許庁

An adder 23 adds constant currents I1 and I2.例文帳に追加

加算器２３は、定電流Ｉ１，Ｉ２を加算する。 - 特許庁

The adder 15 adds each supplied picture.例文帳に追加

加算器１５は、供給される各画像を加算する。 - 特許庁

A 2nd adder 4 subtracts the output of the means value calculation section from an output of the 1st adder.例文帳に追加

第2加算器4は前記第1加算器の出力から前記平均値計算部の出力を減算する。 - 特許庁

An adder 13 and a delay device 15 constitute a 6-bit accumulator and output of the adder 8 is inputted.例文帳に追加

加算器１３と遅延器１５は６ビットのアキュムレータを構成し、加算器８の出力が入力される。 - 特許庁

The adder 25 summates the amplitude signals whose gain is controlled by each band and outputs the result to an adder 26.例文帳に追加

加算器２５は、帯域毎にゲインが制御された振幅信号を加算して加算器２６に出力する。 - 特許庁

The look ahead adder has many benefits that allows for faster circuit speed over the full adder. 例文帳に追加

けた上げ先見加算器は、全加算器よりも速い回路速度を見越した多くの利点を持っている。 - コンピューター用語辞典

A signal receiving and phase regulating adder part 56 is parted to a pre-stage phase regulating adder circuit 70 and a post-stage phase regulating adder circuit 72, and received signals are phase-regulated and added for each group composed of adjacent two channels in a delay adder 76 in the pre- stage phase regulating adder 70.例文帳に追加

受信整相加算部５６を前段整相加算回路７０と後段整相加算回路７２とに分け、前段整相加算回路７０の遅延加算器７６で隣接２チャネルで構成されるグループごとに受信信号を整相加算する。 - 特許庁

An adder 31, multipliers 36, 37, and an adder 38 compose a vertical correlation type YC separating apparatus, and an adder 32, the multipliers 36, 37, and the adder 38 compose a horizontal correlation type YC separating apparatus.例文帳に追加

加算器３１と乗算器３６，３７と加算器３８は、垂直相関型ＹＣ分離装置を構成し、加算器３２と乗算器３６，３７と加算器３８は、水平相関型ＹＣ分離装置を構成する。 - 特許庁

One output of the multiplier also is impressed to the adder.例文帳に追加

乗算器の１つの出力も加算器に印加される。 - 特許庁

LITTLE DIODE CARRY SIGNAL 00 CUT ADDER例文帳に追加

Ｌｉｔｔｌｅダイオ—ド桁上信号００カット加算器 - 特許庁

The adder 26 adds the calculated value to the focused pixel.例文帳に追加

加算器26は、演算された値を注目画素に加算する。 - 特許庁

An adder 107 multiplies a feedback coefficient by the addition value.例文帳に追加

乗算器107は、加算値にフィードバック係数を乗算する。 - 特許庁

It is added by an adder 5 and radiated from an antenna 7.例文帳に追加

これを加算器５が加算し、アンテナ７が放射する。 - 特許庁

SELF-SYNCHRONIZATION CARRY LOOK AHEAD ADDER AND ITS ADDING METHOD例文帳に追加

自己同期キャリルックアヘッド加算器及びその合算方法 - 特許庁

CARRY LOOK-AHEAD CIRCUIT AND ADDER CIRCUIT USING IT例文帳に追加

桁上げ先見回路およびこれを用いた加算回路 - 特許庁

A multiplier 5 multiplies the output of the adder 4 by 0.5.例文帳に追加

乗算器５は加算器４の出力に０.５を掛ける。 - 特許庁

An adder 3 synthesizes each modulated subcarrier.例文帳に追加

加算器３は、変調された各副搬送波を合成する。 - 特許庁

An adder 54B adds 58-1 to 54A-1.例文帳に追加

加算器５４Ｂが５４Ａ−１に５８−１を加算する。 - 特許庁

The adder 40 synthesizes the information-superimposed sound signal with the addition sound signal and outputs the synthesized signal to the adder 50.例文帳に追加

加算器４０は、情報重畳音信号と付加音信号とを合成し加算器５０へ出力する。 - 特許庁

An adder 18 and a delay device 20 constitute a 4-bit accumulator and output of the adder 13 is inputted.例文帳に追加

加算器１８と遅延器２０は４ビットのアキュムレータを構成し、加算器１３の出力が入力される。 - 特許庁

An adder circuit 20 adds initial value data in a voltage initial value storage section 18 to the addition result of the adder 17.例文帳に追加

加算回路２０は加算器１７の加算結果に、電圧初期値格納部１８の初期値データを加算する。 - 特許庁

An adder 51 determines an error e(i), between the added signal and the inner product signal WHX(i) of an adder 30.例文帳に追加

加算器５１は、加算信号と加算器３０の内積信号Ｗ^HＸ（ｉ）との誤差ｅ（ｉ）を求める。 - 特許庁

An adder 33 calculates an adjustment remaining quantity T (L) of a lighting component by an adder 25 or a multiplier 32.例文帳に追加

加算器３３は、加算器２５乃至乗算器３２により、照明成分の加減残量Ｔ（Ｌ）を算出する。 - 特許庁

An amplifier 23 amplifies the signal from the adder 22.例文帳に追加

増幅器２３では、加算器２２からの信号が増幅される。 - 特許庁

The two position command signals are synthesized by an adder 13A.例文帳に追加

二つの位置指令信号は加算器１３Ａで合成される。 - 特許庁

A 1/2 shifter 23 makes the output of the shift and adder 22 one half.例文帳に追加

1/2シフタ２３はシフト＆アダー２２の出力を1/2にする。 - 特許庁

The output with the distortions reduced from the adder is generated.例文帳に追加

この加算器から歪の低減した出力を発生する。 - 特許庁

Output signals of the adder 12 are inputted as dyadic data in an adder 14 of a tap TAP_N-1 on a subsequent tier.例文帳に追加

加算部１２の出力信号は、２項のデータとして、次段のタップＴＡＰ_Ｎ−１の加算部１４に入力される。 - 特許庁

The output from the adder 5-i is input to an adder circuit for synthesizing 41, together with signals from the other antenna series #1 to #1.例文帳に追加

加算器５−ｉの出力は他のアンテナ系＃１，・・・，＃Ｉからの信号とともに、合成用加算回路４１に入力される。 - 特許庁

The add signal from the adder 12 is fed to an adder 14, a value equivalent to '0.1' from the generator 15 is added in order to perform rounding in the adder 14.例文帳に追加

そしてこの加算器１２からの加算信号が加算器１４に供給され、この加算器１４で四捨五入を行うための発生器１５からの値“０．１”の相当する値が加算される。 - 特許庁

A first adder circuit having a first load resistance circuit, a second adder circuit having a second load resistance circuit and a third adder circuit having a third load resistance circuit and adding addition outputs of the first and second adder circuits are used.例文帳に追加

第１負荷抵抗回路とを有する第１の加算回路と、第２負荷抵抗回路とを有する第２の加算回路と、第３負荷抵抗回路を有し、第１、第２の加算回路の加算出力を加算する第３の加算回路を用いる。 - 特許庁

To accelerate the operation speed of a carry lookahead type adder.例文帳に追加

桁上げ先見方式の加算器の演算速度を高速化する。 - 特許庁

An address adder 52 calculates the address of the vector storing command.例文帳に追加

アドレス加算器５２でベクトルストア命令のアドレスが計算される。 - 特許庁

The adder 24 adds the outputs of the switch 23 and a register 25.例文帳に追加

加算器２４は、スイッチ２３とレジスタ２５の出力を加算する。 - 特許庁

ADDER ADOPTING IMPROVED OVERFLOW FLAG GENERATION SYSTEM例文帳に追加

改善された桁あふれフラッグの生成方式を採用する加算器 - 特許庁

A adder 52 outputs an added signal (r_0(i)+AHR(i)).例文帳に追加

加算器５２は、加算信号（ｒ_0（ｉ）＋Ａ^HＲ（ｉ））を出力する。 - 特許庁

An adder 106 analog-adds the output, and outputs it.例文帳に追加

加算器１０６は、この出力をアナログ加算して出力する。 - 特許庁

A multiplying device is provided with a decoder 101 and an adder 102.例文帳に追加

乗算装置は、デコーダ１０１及び加算器１０２を備える。 - 特許庁