「adder」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A full adder 212 or the like minutely adjusts the value of Delta on the basis of "wad-rad".例文帳に追加

全加算器２１２等は、「wad−rad」に基づいて、Deltaの値を微調節する。 - 特許庁

The adder 135-1 calculates the sum on F_2 of inputted values.例文帳に追加

加算器１３５−１は、入力された値のＦ_2上の和を演算する。 - 特許庁

When carry occurs in the addition performed by the adder 44, an incremented high-order part IHOP is connected with the output of the adder 44.例文帳に追加

もし加算器４４が行う加算が桁上げを発生すれば、インクリメントされた高位部ＩＨＯＰが加算器４４の出力と連結される。 - 特許庁

As a result, the number of entries to an adder tree can be decreased.例文帳に追加

その結果、加算器ツリーへの入力数を少なくすることができる。 - 特許庁

To provide a floating-point adder which performs clip code generation fast.例文帳に追加

クリップコード生成を高速に行なう浮動小数点加算器を提供する。 - 特許庁

The clock signal is generated from the output of the adder 36 by a PLL 44.例文帳に追加

加算器３６の出力からＰＬＬ４４でクロック信号を生成する。 - 特許庁

An adder 106 synthesizes the output and output it from an output terminal 107.例文帳に追加

加算器106はこの出力を合成し、出力端子107から出力する。 - 特許庁

An adder 6 sums output signals from the multipliers 4, 5.例文帳に追加

加算器６は、乗算器４及び乗算器５の出力信号を加算する。 - 特許庁

An error amplifier 10 amplifies the difference and outputs it to an adder 9.例文帳に追加

誤差増幅器１０は、その差分を増幅して加算器９に出力する。 - 特許庁

The recording track offset is added to the track error amount by an adder 5.例文帳に追加

この記録トラックオフセットは、加算器５によりトラッキングエラー量に加算される。 - 特許庁

An adder 37 adds the T(L)' to a texture component after the aperture correction.例文帳に追加

加算器３７は、アパーチャ補正後のテクスチャ成分にＴ（Ｌ）’を加算する。 - 特許庁

On the post-stage of the delay composition circuit 4, a line memory 5 and an adder 6 are provided.例文帳に追加

遅延合成回路４の後段に、ラインメモリ５と加算器６を設ける。 - 特許庁

Each of the adder circuits 20, 21 comprises a plurality of resistors connected in series.例文帳に追加

加算回路２０、２１は直列に接続された複数の抵抗から成る。 - 特許庁

The average time value of an output signal from the adder 9 becomes 2×L'/M'.例文帳に追加

加算器９の出力信号の時間平均値は２×Ｌ’／Ｍ’となる。 - 特許庁

An output signal from the delay adder 10 is an NRZ code signal.例文帳に追加

遅延加算回路１０の出力信号は、ＮＲＺ符号信号である。 - 特許庁

The multiplied result is inputted to the adder generating the output.例文帳に追加

この結果はその後、出力を発生する前記加算器に入力される。 - 特許庁

The adder 22 adds residual voltages Vres1A1 and Vres1A2 outputted from a previous stage together.例文帳に追加

加算部２２は、前ステージから出力された残差電圧Ｖｒｅｓ１Ａ１，Ｖｒｅｓ１Ａ２を加算する。 - 特許庁

An adder 3 adds the conversion data S2 and the output of a latch circuit 6.例文帳に追加

加算器３は変換データＳ２とラッチ回路６の出力を加算する。 - 特許庁

An adder 16 adds its velocity detection signal to an actuator drive signal.例文帳に追加

加算器１６はその速度検出信号をアクチュエータ駆動信号に加える。 - 特許庁

The digital feedback loop includes a digital D.C. offset correction circuit, and an adder.例文帳に追加

ディジタル帰還ループは、ディジタル直流オフセット補正回路と、加算器とを含む。 - 特許庁

An adder 2033 superposes calibrations signals SSK1 on carrier signals.例文帳に追加

加算器２０３３は搬送波信号に校正信号ＳＳＫ１を重畳する。 - 特許庁

The third SC unit has SC adder or SC differential amplifier.例文帳に追加

第３のＳＣユニットはＳＣ加算器またはＳＣ差動増幅器を有する。 - 特許庁

Fractional part data F from a register 42 are sent to a second adder 43.例文帳に追加

レジスタ４２からの分数部データＦは第２の加算器４３に送られる。 - 特許庁

An output part of the delay element 5 is connected to an input part of an adder 3.例文帳に追加

遅延素子５の出力部は加算器３の入力部へ接続される。 - 特許庁

To enhance operation accuracy to a level comparable to that of a floating point type multiplier and adder by hardly increasing the hardware structure of a fixed point type multiplier and adder.例文帳に追加

固定小数点型乗加算器のハードウエア構成を殆んど増加させずに、演算精度を浮動小数点型乗加算器程度に向上させる。 - 特許庁

The accumulated values by the adder 22 and the storage element 23 are reset to an initial value for every period of the accumulated values by the adder 12 and the storage element 13.例文帳に追加

加算器２２及び記憶素子２３による累算値は、加算器１２及び記憶素子１３による累算値の周期毎に初期値にリセットされる。 - 特許庁

The partial product is added by a first two-input adder 13 and added with a cumulative value stored in a cumulative register 15 by a second two-input adder 14.例文帳に追加

部分積は、第１の２入力加算器１３により加算され、第２の２入力加算器１４で累積レジスタ１５に格納された累積値と加算される。 - 特許庁

Also, a di can be used instead of the R (8), and an adder with a gate of 3.25 or 2.5 stages has 3.38 or 4.4 times as fast an addition speed as a lookahead adder.例文帳に追加

又Ｒ（８）の代わりにｄｉを使ってもよく、ゲート３．２５段又は２．５段の加算器で先見加算器の３．３８又は４．４倍の加算速度を有する。 - 特許庁

A memory 12a has a means for delaying an output image T_n obtained by the adder 12c and providing it as the past image T_n-1 to the adder 12c.例文帳に追加

メモリ１２ａは、加算器１２ｃにより得られた出力画像Ｔ_nを遅延させて過去画像Ｔ_n-1として加算器１２ｃに与える手段とを備える。 - 特許庁

After the output signal of the first adder 103 is amplified in an amplifier 104, the signal concerned is added to the input signal u in a second adder 105.例文帳に追加

第一の加算器１０３の出力信号は増幅器１０４によって増幅された後、第二加算器１０５によって入力信号ｕと加算される。 - 特許庁

The cumulative value obtained by the adder 22 and storage element 23 is reset to an initial value in cycles of the cumulative value obtained by the adder 12 and storage element 13.例文帳に追加

加算器２２及び記憶素子２３による累算値は、加算器１２及び記憶素子１３による累算値の周期毎に初期値にリセットされる。 - 特許庁

In an adder for a power system signal and the reference harmonic signal, a switch is provided for a section in which the reference harmonic signal is inputted in the adder.例文帳に追加

電力系統信号と基準高調波信号との加算回路において、基準高調波信号を加算回路に入力する部分にスイッチを設ける。 - 特許庁

An adder circuit is simplified by using a plurality of relatively small adder circuits with sums and carries looped back in a plurality of cycles.例文帳に追加

加算器回路は、比較的小さい複数の加算器回路を使用することによって簡素化され、合計およびキャリが複数サイクルでループバックされる。 - 特許庁

The multipath processor is provided with a plurality of first correlators, a plurality of second correlators, a first adder, a second adder and a selector or a synthesizer.例文帳に追加

マルチパスプロセッサは、第１の複数の相関器と第２の複数の相関器と第１の加算器と第２の加算器と選択器または合成器を備える。 - 特許庁

A control signal 1 from a control calculator 18 and the value 39 are input to an adder 22, and a control signal 23 is output from the adder 22.例文帳に追加

制御演算器１８からの制御信号１９および蒸気流量計算値３９を加算器２２に入力し、制御信号２３を出力する。 - 特許庁

The adder 26 outputs a DC component VDC_0 of a DC voltage of the difference between a voltage detection value VDC and the component VDC_r, to an adder 8.例文帳に追加

加算器１６は、電圧検出値ＶDCとこの直流電圧振動成分ＶDCrとの差である直流電圧の直流成分ＶDC0を、加算器８に出力する。 - 特許庁

Furthermore, a delay circuit 23 latches an output of the adder circuit 18 when the adder circuit 18 outputs the result of multiplication and addition by using each multiple.例文帳に追加

また、遅延回路２３は、各乗数を用いて乗算及び加算された演算結果を加算回路１８から出力する際にその出力をラッチする。 - 特許庁

Since the input side of an adder circuit 419 is connected to connecting points P1, P2, the reception SPDIF signal is obtained as an output signal of the adder circuit.例文帳に追加

加算回路４１９の入力側は接続点Ｐ１，Ｐ２に接続されているため、その出力信号として受信ＳＰＤＩＦ信号が得られる。 - 特許庁

Thus, the size of the multipliers can be reduced and each unit adder of an adder 20 can be miniaturized since the number of inputted bits is reduced by one bit each.例文帳に追加

このことで乗算器の大きさを、また、加算器２０の各ユニット加算器も入力ビット数が１ビットずつ減少するので小型化できる。 - 特許庁

Each output from the integrators 1 to 5 is multiplied with c0 to c4 respectively, an adder 14 sums the products, and a quantizer Q quantizes an output of the adder 14 and provides an output.例文帳に追加

各積分器１〜５の出力をｃ０〜ｃ４を乗算してから加算器１４で加算し、その出力を量子化器Ｑで量子化して出力する。 - 特許庁

A signal outputted to the adder 22 is multiplied by a predetermined feedback coefficient, and then fed back through an adder 21a to the input of the delay line 23.例文帳に追加

乗算器２２に出力された信号は、所定の帰還係数が乗算された後、加算器２１ａを介して、ディレイライン２３の入力へ帰還される。 - 特許庁

The DSP is provided with an adder 17, a shifter 14 for performing shift multiplication and a register ACC for delaying a signal outputted from the adder 17.例文帳に追加

ＤＳＰは、加算器１７と、シフト乗算を行うシフター１４と、加算器１７から出力される信号を遅延させるレジスタＡＣＣと、を備える。 - 特許庁

An adder 210 approximately calculates branch metric by adding an output of the adder 209 and the absolute value of the larger error signal.例文帳に追加

加算器２１０にて、加算器２０９の出力と大きい方の誤差信号の絶対値とを加算することによりブランチメトリックを近似的に算出する。 - 特許庁

This adder 10 has a 1st adder circuit 20 which receives parts 22, 24, 26 of operands to be added together with corresponding carry-in inputs 50 and 52.例文帳に追加

加算器１０は、加算されるべきオペランドの一部２２，２４，２６を、対応するキャリーイン入力５０，５２とともに受け取る第１加算器回路２０を有する。 - 特許庁

An adder 81 sums the data of the real part from the multipliers 71, 73 and an adder 82 sums the data of the imaginary part from the multipliers 72, 74.例文帳に追加

加算器８１は、乗算器７１、７３からの各実部のデータを加算し、加算器８２は、乗算器７２、７４からの各虚部のデータを加算する。 - 特許庁