「bck」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A shift register 12 receives serial data DATA and shifts one bit by one bit for every edge of the bit clock BCK.例文帳に追加

シフトレジスタ１２は、シリアルデータＤＡＴＡを受け、ビットクロックＢＣＫのエッジごとに１ビットずつシフトする。 - 特許庁

A first counter 10 generates a timing signal S10 to be asserted every time counting the bit clock BCK M times.例文帳に追加

第１カウンタ１０は、ビットクロックＢＣＫをＭ回カウントするごとにアサートされるタイミング信号Ｓ１０を生成する。 - 特許庁

Balanced transmission of digital audio signals is performed to the receiving apparatus 3 through a pair of signal lines inside a LAN cable 10, and non-balanced transmission of a channel clock (LRCK) and a bit clock (BCK) is performed to the receiving apparatus 3 through the pair of signal lines.例文帳に追加

デジタルオーディオ信号がＬＡＮケーブル１０内の一対の信号線を介して受信装置３に平衡伝送され、チャネルクロック（LRCK）及びビットクロック（BCK）は、当該一対の信号線を介して受信装置３に非平衡伝送される。 - 特許庁

This data transfer circuit comprises a selector 54 for selectively supplying a bus clock BCK or an audio clock ACK to a RAM 20 according to a clock selection signal CLS, and a clock generation circuit 34 capable of stopping output of the bus clock BCK by a clock control signal BCC.例文帳に追加

クロック選択信号ＣＳＬに従ってバスクロックＢＣＫまたはオーディオクロックＡＣＫを選択してＲＡＭ２０に供給するセレクタ５４を設け、クロック制御信号ＢＣＣによって、バスクロックＢＣＫの出力を停止できるクロック生成回路３４を設ける。 - 特許庁

Having synchronized the reproduced data and the recorded data, switching is made to the clock SCK that is synchronized with a reference clock BCK, and a reading operation is switched to a writing operation.例文帳に追加

再生データと記録データとを同期させた後、基準クロックＢＣＫに同期したシステムクロックＳＣＫに切り換えると共に、読み出し動作から書き込み動作へ切り換える。 - 特許庁

Based on the number of transmitted audio samples and the current MCK count, the period regulation circuit 41 regulates the period of BCK in units of MCK such that the clock corresponds with the number of samples.例文帳に追加

周期調整回路４１は、送信されるオーディオ・サンプル数と、現在のＭＣＫカウント数とに基づき、サンプル数に対応したクロック数となるようＭＣＫ単位でＢＣＫの周期を調整する。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

The synchronous outputting part 40 of the slave block 2 holds an interrupt factor signal INT from a function processing part 20 in synchronization with a bus clock BCK and outputs the interrupt factor signal, as a clock permission signal CKE, to a clock control part 30.例文帳に追加

スレーブブロック２の同期出力部４０は、機能処理部２０からの割込要因信号ＩＮＴをバスクロックＢＣＫに同期して保持し、クロック許可信号ＣＫＥとしてクロック制御部３０に出力する。 - 特許庁

The signals are transferred to a high speed encoder 4 and the data signal DATA is encoded and recorded on a hard disk by an HDD5 based on the clock signals LRCK and BCK while the SPACE signal is being output.例文帳に追加

このＳＰＡＣＥ信号が出力されている間、信号は高速エンコーダ４に転送されてクロック信号ＬＲＣＫ，ＢＣＫに基づいてデータ信号ＤＡＴＡがエンコーディング処理され、ＨＤＤ５によりハードディスクに記録される。 - 特許庁

The region decision unit 1 decides by which combination group of YRK, RMK, MBK, BCK, CGK, and GYK the input color combination is included, and transmits region FLAG signals to an output signal switch unit 8.例文帳に追加

領域判定部１では、入力された色の組み合わせがＹＲＫ、ＲＭＫ、ＭＢＫ、ＢＣＫ、ＣＧＫ、ＧＹＫのうちのいずれの組み合わせのグループに含まれるかを判断し、領域ＦＬＡＧ信号を出力信号切換部８に送信する。 - 特許庁

When the clock permission signal CKE is given, the clock control part 30 supplies the bus clock BCK, as an internal clock CLK, to a bus interface part 10 and an interrupt outputting part 40 independently of a selection signal SEL to the slave block 2.例文帳に追加

クロック制御部３０は、クロック許可信号ＣＫＥが与えられると、このスレーブブロック２に対する選択信号ＳＥＬに拘らず、バスクロックＢＣＫを内部クロックＣＬＫとしてバスインタフェース部１０と割込出力部４０に供給する。 - 特許庁

A mixer circuit 124 adds the fundamental wave component of a bit clock signal BCK to Q-signals (digital signals on a second channel) band-limited by an LPF 117, and adds up the addition signals and a second carrier signal Sc2 to execute a two-phase phase modulation.例文帳に追加

ＬＰＦ１１７で帯域制限されたＱ信号（第２チャネルのデジタル信号）に、ビットクロック信号ＢＣＫの基本波成分を加算し、その加算信号と第２のキャリア信号Ｓc2とをミクサ回路１２４で積算し、２相位相変調をする。 - 特許庁

When no camera head 3 is connected to the CCU 6, the connection detection circuit 162 detects that no ACK is received and controls the changeover circuit 161 to output an output (BCK) of a second frequency divider circuit 139 in a floating circuit 135 as the CK.例文帳に追加

カメラヘッド３が接続されていない場合には、接続検知回路１６２はＡＣＫが入力されていないことを検知し、切り替え回路１６１を制御して、フローティング回路１３５内の第２の分周回路１３９の出力（ＢＣＫ）をＣＫとして出力する。 - 特許庁

Input color signals which consists of seven color component, YMCKRGB is input into region decision unit 1, at the same time, color components of YRK, RMK, MBK, BCK, CGK, and GYK are input into three-dimensional DLUT color conversion units 2-7, respectively.例文帳に追加

ＹＭＣＫＲＧＢの７色の色成分からなる入力色信号は、領域判定部１に入力されるとともに、ＹＲＫ、ＲＭＫ、ＭＢＫ、ＢＣＫ、ＣＧＫ、ＧＹＫの色成分がそれぞれ３次元のＤＬＵＴ色変換部２〜７に入力される。 - 特許庁

A BCK signal contained in the digital audio signal is used to determine the format of the digital audio signal, and the result of the determination is supplied to a DSP which is a digital signal processing means, whereby a sampling frequency used in the DSP, a coefficient used in each process, and the like are automatically set.例文帳に追加

デジタルオーディオ信号に含まれるＢＣＫ信号を用いてデジタルオーディオ信号のフォーマットを判定し、判定結果をデジタル信号処理手段であるＤＳＰへ供給することにより、ＤＳＰで使用するサンプリング周波数及び各処理で使用される係数等を自動的に設定させる。 - 特許庁

A changeover switch 4 is switched on the basis of signals <SW> input from an input part 2, the points of a pointer 7 are counted and a frame number is switched on the basis of signals <FWD> and <BCK>, and words of a desired language are added to comic images and displayed.例文帳に追加

入力部２から入力する信号＜ＳＷ＞に基づいて切替スイッチ４の切り替え処理を行い、信号＜ＦＷＤ＞及び＜ＢＣＫ＞に基づいてポインタ７のポイントを計数してコマ番号の切り替えを行い、漫画画像に希望する言語の文言を付加して表示する構成である。 - 特許庁

A music data reproducing unit 2 outputs a data signal DATA and clock signals LRCK and BCK to a valid recording period control unit 3 and outputs a SPACE signal to the valid recording period control unit 3 while outputting music data containing track interval data.例文帳に追加

音楽データ再生部２はデータ信号ＤＡＴＡ、クロック信号ＬＲＣＫ，ＢＣＫを録音有効期間制御部３に出力するとともに、曲間データを含む音楽データを出力している間、ＳＰＡＣＥ信号を録音有効期間制御部３に出力する。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

A 2nd timing clock CK-0, a 2nd write enable signal WE-0 and a 2nd address AD-0 are generated by respectively shifting the timing clock CK-E, the write enable signal WE-E and the address AD-E only by one period of a reference clock BCK and supplies these generated data to the 2nd memory circuit 30.例文帳に追加

タイミングクロックＣＫ−Ｅ、ライトイネーブル信号ＷＥ−Ｅ及びアドレスＡＤ−Ｅを基準クロックＢＣＫの１周期分シフトして第２のタイミングクロックＣＫ−Ｏ、第２のライトイネーブル信号ＷＥ−Ｏ及び第２のアドレスＡＤ−Ｏを生成し、第２のメモリ回路３０に供給する。 - 特許庁

The audio reproduction circuit 40 comprises a PLL (Phase Locked Loop) circuit 44 for generating an audio master clock MCK by multiplying and frequency dividing the VCK, a circuit 42 for counting the number of MCK in one frame, and a period regulation circuit 41 for generating an audio bit clock BCK from a predetermined number of MCK.例文帳に追加

このオーディオ再生回路４０は、ＶＣＫを逓倍し、分周してオーディオ・マスタ・クロックＭＣＫを生成するＰＬＬ回路４４と、１フレームにおけるＭＣＫ数をカウントするカウント回路４２と、所定数のＭＣＫからオーディオ・ビット・クロックＢＣＫを生成する周期調整回路４１とを有する。 - 特許庁

When at least the maximum level of a signal of the color signals Ryk, Gyk, Byk exceeds the white clip level, a saturation conversion unit 300a performs level conversion of the color signals Ryk, Gyk, Byk using a saturation compression ratio KC, creates color signals Rck, Gck, Bck, performs clipping processing, and creates color signals Rout, Gout, Bout.例文帳に追加

彩度変換部３００aは、色信号Ｒyk，Ｇyk，Ｂykの内の少なくとも１つの信号の最大レベルがホワイトクリップレベルを越える際に、彩度圧縮比ＫＣを用いて色信号Ｒyk，Ｇyk，Ｂykのレベル変換を行い色信号Ｒck，Ｇck，Ｂckを生成し、クリップ処理を行って色信号Ｒout，Ｇout，Ｂoutを生成する。 - 特許庁