clockedを含む例文一覧と使い方
該当件数 : 410件
The first latch circuit 11 includes: a first transfer gate TG1 composed of a P-type transistor TP1 and an N-type transistor TN1 connected in parallel; a first clocked inverter circuit CIV1 for return composed of P-type transistors TP2 and TP3 connected in series and N-type transistors TN3 and TN2 connected in series; and a first inverter circuit IV1.例文帳に追加
第１のラッチ回路１１は、並列接続されたＰ型トランジスターＴＰ１及びＮ型トランジスターＴＮ１により構成される第１のトランスファーゲートＴＧ１と、直列接続されたＰ型トランジスターＴＰ２、ＴＰ３、Ｎ型トランジスターＴＮ３、ＴＮ２により構成される帰還用第１のクロックドインバーター回路ＣＩＶ１と、第１のインバーター回路ＩＶ１を含む。 - 特許庁
At the time of tracing, the generation time of events generated in each processor is read from the micro-counter register 25, the entry of trace information which is made to correspond to trace data at every event is generated, the entries of trace information are arranged on a time sequence where time is clocked and are stored in a main storage device 10 as trace information 11.例文帳に追加
トレース時には、各プロセッサ内で発生したイベントの発生時刻をマイクロカウンタレジスタ２５から読み取り、該時刻をイベント毎のトレースデータと対応付けたトレース情報のエントリを作成し、該トレース情報の各エントリを上記時刻を刻む時系列上に配列して主記憶装置１０にトレース情報１１として格納する。 - 特許庁
The correction value calculation section 23 of a synchronizing device 1 clocks the transmission delay time of a synchronizing signal with each of a plurality of central devices, determines a first correction value for setting transmission timing of an information signal to a first designation value stored in a designation value memory 25 on the basis of the clocked value and gives the first correction value to the relevant central device.例文帳に追加
同期装置１の補正値算出部２３は、複数の中央装置それぞれとの間で同期信号の伝送遅延時間を測定して、この測定値をもとに情報信号の送信タイミングを指定値メモリ２５に記憶された第１の指定値にするための第１の補正値を求め、当該中央装置に与える。 - 特許庁
The 2-input 2-output clocked CMOPS inverter is an inverter where P-MOS and N-MOS transistors(TRs) 23, 24 that are simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other are connected between two bias sources and a circuit consisting of parallel connection of CMOS inverters 21, 22.例文帳に追加
この２入力２出力クロックドＣＭＯＳインバータは、互いに逆相関係にあるクロックパルスにより同時にＯＮ／ＯＦＦするＰ−ＭＯＳ，Ｎ−ＭＯＳトランジスタ２３，２４を、それぞれ、ＣＭＯＳインバータ２１，２２を並列接続してなる回路と２つのバイアス源との間に、接続してなるインバータである。 - 特許庁
The first comparator circuit includes a first clocked comparator which is controlled for its operation by a first clock signal and outputs a first differential comparison signal obtained by comparing the differential input signal and the threshold value, and a first data holding circuit in which the first differential comparison signal is inputted to hold a logic of the first differential comparison signal to be outputted as the first digital signal.例文帳に追加
また、第１のコンパレータ回路は、第１のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第１の差動比較信号を出力する第１のクロックト・コンパレータと第１の差動比較信号が入力され、前記第１の差動比較信号の論理を保持して前記第１のデジタル信号として出力する第１のデータ保持回路を有する。 - 特許庁
The vehicular failure diagnostic system has a first electronic control unit 1 and second electronic control units 2 connected for data transmission and reception via a communication line 3, in which the first electronic control unit has a clock 14 with a calendar function, and each second electronic control unit acquires and stores date/time data clocked by the clock via the communication line upon failure occurrence detection.例文帳に追加
車両用故障診断装置は、第１の電子制御装置（１）と第２の電子制御装置（２）とが通信ライン（３）を介してデータ授受可能に接続され、第１の電子制御装置はカレンダ機能付きの時計（１４）を有し、第２の電子制御装置の各々は、故障発生検出時、時計で計時された日時データを通信ラインを介して取得して記憶する。 - 特許庁
The collector terminals of two emitter/follower transistors Q21a and Q22a of an emitter/follower circuit EF1a of a master circuit MASa are respectively connected to the collector terminals of two transistors Q31a and Q32a of the differential pair of a clocked invertors circuit CS2a of a slave circuit SLAa and the common connection of load resistances R31a and R32a.例文帳に追加
マスター回路ＭＡＳａのエミッタフォロア回路ＥＦ１ａの２個のエミッタフォロアトランジスタＱ２１ａ，Ｑ２２ａのそれぞれのコレクタ端子を、スレーブ回路ＳＬＡａのクロックトインバータ回路ＣＳ２ａの差動対の２個のトランジスタＱ３１ａ，Ｑ３２ａのコレクタ端子と負荷抵抗Ｒ３１ａ，Ｒ３２ａの共通接続点にそれぞれ接続した。 - 特許庁
The splined area (12) of the component (10) is remachined to the original spline contour by removing original material from the worn, pressure face (40) of the splines (20) and excess repair material (50) to produce a mated component with radially re-clocked splines (20') that have original component material on the pressure face (40') of the teeth (20).例文帳に追加
構成部品（１０）のスプライン区域（１２）を、スプライン（２０）の摩耗加圧面（４０）からの元の材料と過剰の補修材料（５０）とを除去することによって元のスプライン輪郭に機械加工して、歯（２０）の加圧面（４０’）上に元の構成部品材料を有する放射状に時計回り方向に移動し直したスプライン（２０’）を備えた噛合い構成部品を形成する。 - 特許庁
The controller corrects a positional command by using command pulse interval information by the counter circuit and time difference information clocked by the counter circuit for clocking the time interval from the generation of the pulse row command to the generation of the latch signal, and performs microstep drive.例文帳に追加
外部から印加するパルス列指令のステップ数を計数するカウンタと，カウンタの計数値を保持するラッチ回路と，ラッチ回路のラッチ信号及び基準クロック信号を発生する基準信号発生部と，パルス列指令の発生からラッチ信号発生までの時間間隔を基準クロック信号で計測する計数回路タイマと，パルス列指令のパルス間隔を基準クロック信号で計測する計数回路とを具備し，計数回路で計測した指令パルス間隔情報とパルス列指令の発生からラッチ信号発生までの時間間隔を計測する計数回路で計測した時間差情報とを用いて位置指令を補正し，マイクロステップ駆動を行う。 - 特許庁
This microcomputer system which operates with a microcomputer-operated clocked and clocks using a clock 3 clocking according to the operation of a clocking quartz oscillator 1 separately from the microcomputer operated clock judges that the clocking is abnormal, when the frequency or cycle of pulses output by the clocking quartz oscillator or their divided pulses in not within a prescribed range.例文帳に追加
マイコン動作用クロックにより動作すると共に、該マイコン動作用クロックとは別個に時刻計時用水晶振動子１の動作に基づいて発生される時刻計時用クロック３により時刻計時を行うマイコンシステムにおいて、前記時刻計時用水晶振動子より出力されるパルスまたはその分周パルスの周波数または周期が所定の範囲内に収まっていない時に、前記時刻計時が異常であると判定するようにしている。 - 特許庁
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