チャネル制御レジスタの英語

優先度回路は、動作状態レジスタがセットされると、転送動作を一時停止したＤＭＡ制御装置（チャネルＣｈ１）の優先度を最も低くするため、他のＤＭＡ制御装置（チャネルＣｈ２，Ｃｈ３）は転送動作を順次実行する。例文帳に追加

Since the priority circuit brings the priority of the DMA controller (channel Ch1) of which the transfer operation is temporarily stopped into the lowest level when the operation condition register is set, the other DMA controllers (channels Ch2, Ch3) conduct transfer operations in order. - 特許庁

Ａ／Ｄ変換の制御情報を設定するＡ／Ｄ制御レジスタ６０を有し、複数のアナログ入力チャネルＡＮ０−ＡＮｎのいずれかを選択しながらオーバーサンプリングを行う機能を有するＡ／Ｄ変換器である。例文帳に追加

Disclosed is the A/D converter which has an A/D control register 60 where control information on A/D conversion is set and has a function of performing oversampling while selecting one of a plurality of analog input channels AN0 to ANn. - 特許庁

センター側装置は、ｅｏｃ制御チャネル及びＭＤＩＯインタフェース１２０を介して、ｘＤＳＬモデム１０内の各部のレジスタにアクセス可能である。例文帳に追加

The center side apparatus can access a register of each section in an xDSL MODEM (communication terminal) 10 via an eoc control channel and the MDIO interface 120. - 特許庁

ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵに内蔵されているタイマカウンタレジスタＣＬＫ／ＴＲＧ２（ＣＴＣのチャネル２のカウンタ）の値がダウンカウントされる。例文帳に追加

When a clock signal is inputted to the CLK/TRG2 terminal, the value of a timer counter register CLK/TRG2 (counter of the channel 2 of CTC) stored in the payout control CPU is counted down. - 特許庁

そして、チャネル制御部３６のレジスタに保持されたＡＧＣ３１のゲインを基準値と比較して、磁気ヘッド１２の浮上量の異常を検出する。例文帳に追加

Then, the gain of the AGC 31 held in the register of a channel control part 36 is compared with a reference value to detect abnormality of the floating amount of the magnetic head 12. - 特許庁

第１の補助水平スイッチＨＳＷ（Ｒ）はＮチャネル型ＴＦＴで形成されており、そのゲートには第１の制御スイッチＣＴＲを介してシフトレジスタＳＲ１からの水平走査信号１が印加される。例文帳に追加

The first auxiliary horizontal switch HSW(R) is formed of an N-channel TFT, and a horizontal scanning signal 1 from a shift register SR1 is applied to a gate thereof through a first control switch CTR. - 特許庁

上位制御部１０および下位制御部７０間に接続されるプライオリティエンコーダ２０は、チャネル数に対応するプライオリティレジスタ３０、その後段に順次接続された優先度決定部４０、要求マスク部５０およびコード部６０により構成される。例文帳に追加

The priority encoder 20 connected between an upper controlling part 10 and a lower controlling part 70, comprises the priority register 30 corresponding to the number of channels, a priority deciding part 40 that is sequentially connected to the post stage of the registers 30, a request masking part 50 and a coding part 60. - 特許庁

そのためのコマンドを発した後に取り消しのコマンドを発すると、チャネル制御装置１０１は通常のコマンドと異なりＦＩＦＯメモリ２８を介することなくこれを第１の中断フラグレジスタ１１１にＤＭＡ制御で書き込み、第２の中断フラグレジスタ１１２に伝達してフラグをオンにする。例文帳に追加

When a command for cancellation is issued after a command for that is issued, the channel controller 101 writes it to a 1st interruption flag register 111 by DMA(direct memory access) control not through an FIFO memory 28 differently from ordinary commands and sends it to a 2nd interruption flag register 112 to set a flag ON. - 特許庁