付加電位の英語

ステップＳＴ０２，ＳＴ０３において、ゲートパターンデータにより分断されたＡＡパターンデータに対し、電位情報を付加する。例文帳に追加

In the steps ST02 and ST03, potential information is added to the AA-pattern data divided by the gate-pattern data. - 特許庁

第１の電流端子２０がさらに付加的に第２の電流パス３２を介して基準電位端子１４に結合される。例文帳に追加

A first current terminal 20 is additionally combined to a base potential terminal 14 via a second current path 32. - 特許庁

電位検出器により測定される標準１２誘導心電図の心電信号により、付加誘導心電図の心電信号を演算により簡便に誘導することができる付加誘導機能を備えた心電計及び付加誘導心電図導出方法を提供する。例文帳に追加

To provide an electrocardiograph with an additional lead function and an additional lead electrocardiogram (ECG) deriving method capable of easily deriving an ECG signal of an additional lead ECG through an arithmetic operation, based on ECG signals of a standard 12-lead ECG measured by a potential detector. - 特許庁

また、複数の補助電極部には、画素電極と同電位の電位が印加され、画素電極の容量に、複数の補助電極部の容量を付加する。例文帳に追加

Also an electric potential at the same potential as that of the pixel electrodes is applied to the plurality of auxiliary electrode portions, so as to add capacitance of the plurality of auxiliary electrode portions to the capacitance of the pixel electrodes. - 特許庁

ＮＭＯＳトランジスタ２のソース端子に並列に固定抵抗３および可変のプルアップ抵抗４を付加することにより、ソース端子の電位をＮＭＯＳトランジスタ２の閾値電位とした。例文帳に追加

A fixed resistance 3 and a variable pull-up resistance 4 are added in parallel to a source terminal of an NMOS transistor 2 and then the potential at the source terminal is considered to be the threshold potential of the NMOS transistor 2. - 特許庁

バイアス電源回路が、２つのカレントミラー回路の間に挿入された一対の抵抗部を有して定電流バイアス電位の他に付加バイアス電位を生成し、差動増幅器が、差動入力トランジスタ対と能動負荷トランジスタ対との間に挿入され且つ当該付加バイアス電位によってバイアスされる電圧降下用トランジスタ対を含むオペアンプ。例文帳に追加

In the operational amplifier, a bias power circuit has a pair of resistance sections inserted between two current mirror circuits to generate an additional bias potential in addition to a constant current bias potential, and a differential amplifier includes a voltage dropping transistor pair inserted between a differential input transistor pair and an active load transistor pair and biased by the additional bias potential. - 特許庁

半導体メモリ装置のメモリセルの試験を行う場合に、当該メモリセルから読出されるビット線上の読出し信号電位に対してオフセットを付加して、読出し信号のビット線上の電位差を監視することで当該メモリセルの試験をする場合に、ビット線上に読出される読出し信号の電位に依存することのないオフセット量を設定することが可能なオフセット付加回路を得る。例文帳に追加

To obtain an offset adding circuit which can set an offset independent from the potential of a signal read out onto a bit line when a memory cell of a semiconductor memory is tested by adding an offset to the potential of a signal read out from the memory cell onto the bit line and monitoring the potential difference of the read out signal on the bit line. - 特許庁

補助容量線１８に抵抗２３とコンデンサ２４とで構成される電位制御回路１５０を付加し、駆動回路基板１４０からの電位の供給が停止した時に、補助容量線１８の電位が抵抗２３とコンデンサ２４の時定数に従って降下するように構成した。例文帳に追加

A potential control circuit 150 configured of a resister 23 and a capacitor 24 is added to an auxiliary capacitance line 18, and when the potential supply from a driving circuit board 140 is stopped, the potential of the auxiliary capacitance line 18 is configured so as to drop according to the time constant of the resister 23 and capacitor 24. - 特許庁