配線容量抽出の英語

入力容量抽出方法、セルライブラリ、セルライブラリの生成方法および配置配線方法例文帳に追加

INPUT CAPACITY EXTRACTION METHOD, CELL LIBRARY, METHOD FOR GENERATING CELL LIBRARY AND ARRANGEMENT/WIRING METHOD - 特許庁

接続配線層内のパターン疎密度の変動を抑えて，隣接配線パターン間容量値の抽出工程を簡単化する。例文帳に追加

To simplify a step of extracting the capacitance between adjacent wiring patterns by suppressing fluctuations in a pattern density within a connection wiring layer. - 特許庁

次に，出力ピンの配線容量及び次段論理ゲートの入力ピン容量を抽出し，これらの抽出した容量を，活性化率が等しいグループ毎に分離する。例文帳に追加

Next, the wiring capacity of an output pin and the input pin capacity of a logic gate at the next stage are extracted 103 and these kinds of extracted capacity are separated by every group with equal activation ratio 104. - 特許庁

配置配線の際に見積もられた配線容量と、レイアウトが終了した時点で抽出された配線容量との誤差によって発生するタイミングエラーの低減化が図られて、設計時間を短縮することのできる配置配線方法を提供する。例文帳に追加

To provide a method for layout and wiring capable of reducing the timing error caused by the discrepancy between the wiring capacitance estimated in designing of layout and wiring and the wiring capacitance after the layout is completed, and capable of reducing the design time. - 特許庁

ＬＳＩレイアウト設計データ６０１から電源配線の抵抗、容量、インダクタンスを抽出し電源ＬＲＣモデル６０６を作成する。例文帳に追加

From LSI layout design data 601, resistance, capacitance and inductance of power source wiring are extracted and a power source LRC model 606 is created. - 特許庁

半導体回路寄生容量素子抽出装置１が、回路配線間に存在する誘電体の誘電率を、メタルダミーパターンの挿入に対応して補正する手段２と、補正された誘電率と回路レイアウトに基づいて、回路配線間の寄生容量素子を抽出する手段３とを備える。例文帳に追加

The semiconductor circuit parasitic capacitive element extracting device 1 is provided with a means 2 for correcting the permittivity of the dielectric body existing between circuit wires in response to insertion of the metal dummy pattern, and a means 3 for extracting a parasitic capacitive element between the circuit wires on the basis of the corrected permittivity and a circuit layout. - 特許庁

半導体集積回路のレイアウト方法であって、配置・配線処理を行い（ＳＴ３１）、該配置・配線処理により得られたレイアウトデータから信号配線の抵抗値、容量値および許容電流値を抽出し（ＳＴ３３）、該抽出した該抵抗値，該容量値および該許容電流値（ＳＴ３４）から、前記信号配線のシグナルエレクトロマイグレーションを計算する（ＳＴ３７）ように構成する。例文帳に追加

The layout method of semiconductor integrated circuit is constituted for conducting (ST31) layout/wiring process, extracting (ST33) a resistance value, a capacitance value, and an allowable current value of signal wire from layout data obtained by the layout/wiring process, and calculating (ST37) signal electromigration of the signal wire from the resistance value, capacitance value, and allowable current value obtained (ST34). - 特許庁

対象配線の周囲に存在する周囲配線を含めてばらつき条件を考慮にいれた配線構造を生成し、この配線構造から配線容量を計算することにより、製造工程のばらつきを考慮して高精度で配線容量を抽出し、精度の高い遅延解析を行うことが可能な回路シミュレーション方法および装置を提供する。例文帳に追加

To provide a circuit simulation method and a device therefor which can extract wiring capacity with high precision while taking variation of manufacturing stages into account and analyze delay with high precision by generating a wiring structure taking variation conditions into consideration including peripheral wiring present at the periphery of object wiring and calculating the wiring capacity from the wiring structure. - 特許庁