M-CKとは 意味・読み方・使い方

In the case of M=-1, the status of "H" of CK corresponding to a lacked portion of the pulse of the outputted signal Y is inverted into "L".例文帳に追加

Ｍ＝−１の場合は、出力された信号Ｙのパルスの欠損部分に対応するＣＫの“Ｈ”の状態を反転して“Ｌ”にする。 - 特許庁

The N-line M-stage shift register circuit 101 and the comparators 103 are operated in synchronization with a clock signal CK at several hundreds MHz.例文帳に追加

前記Ｎ行並列配置Ｍ段のシフトレジスタ回路１０１と前記比較回路１０３とは、数百ＭＨｚのクロック信号ＣＫによって動作する。 - 特許庁

In the case of M=1, for example, as illustrated, the status of "L" of CK corresponding to a pulse of the signal Y outputted by the BRM circuit is inverted into "H".例文帳に追加

図に示すように、例えば、Ｍ＝１の場合は、ＢＲＭ回路によって出力された信号Ｙのパルスに対応するＣＫの“Ｌ”の状態を反転して“Ｈ”にする。 - 特許庁

The clock signal that is asynchronous with the measured signal M but has a constant period of a clock signal CK is generated, and an interpolation signal fm is generated in the clock period Tck.例文帳に追加

被測定信号Ｍとは非同期であるが、一定周期のクロック信号ＣＫを発生させるとともに、そのクロック周期Ｔｃｋで補間信号ｆｍを発生する。 - 特許庁

Clock signals CK of N pieces and control signals D_ENA are inputted to the control circuit 54, and the circuit 54 supplies respectively the clock signal for shifting to the transfer elements of N stages out of M stages and further supplies a fixed logical signal for skipping to the transfer element of (M-N) stages.例文帳に追加

制御回路５４は、一サイクル中にＮ個のクロック信号ＣＫと、制御信号Ｄ_ＥＮＡとが入力され、制御信号に基づいて、Ｍ段の中のＮ段の転送素子にシフト用クロック信号を、（Ｍ−Ｎ）段の転送素子にスキップ用固定論理信号をそれぞれ供給する。 - 特許庁

In this scan test circuit device, an initialization reset means performs in a scan mode, initialization reset in the integrated circuit constituted of a combination circuit 11 and scan test circuits S1 to Sn+m, and D-FF-1 to D-FF-n+m, based on an initialization reset signal CL synchronized with a scan clock pulse CK for performing operation of a scan test.例文帳に追加

本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。 - 特許庁

This semiconductor integrated circuit including a plurality of digital circuits 11, 12 operating in synchronization with a clock signal CK is structured such that each digital circuit receives either of first and second clock signals CKa, CKb having the same frequency and phases different from each other; and the phase difference of the first and second clock signals is about [2m-1]/2n, wherein m, n are natural numbers.例文帳に追加

クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 - 特許庁