basic clockとは 意味・読み方・使い方

The signal generating circuit 34 generates a sub-clock signal which is generated based on a basic clock signal CLK1 and has the 1/2 frequency of the basic clock signal, a reversed sub-clock signal (/CLK2) which is reverted the sub-clock signal, an H level signal, and an L level signal.例文帳に追加

信号生成部３４は、基本クロック信号ＣＬＫ１に基づいて生成されその周波数が１／２からなる副クロック信号ＣＬＫ２、これを反転した反転副クロック信号（／ＣＬＫ２）、Ｈレベル信号、Ｌレベル信号をそれぞれ生成する。 - 特許庁

A NAND circuit 11 of a signal generating circuit 10 inputs a delay basic clock gate signal Gd, via a basic clock gate G and a delay circuit 13.例文帳に追加

信号発生回路１０のナンド回路１１は基本クロックゲート信号G と遅延回路１３を介して遅延基本クロックゲート信号Gdを入力する。 - 特許庁

A recover latch 130 operates in compliance with a delayed clock ck1 whose phase is delayed with respect to the basic clock ck0.例文帳に追加

リカバーラッチ１３０は基本クロックｃｋ０よりも位相が遅延した遅延クロックｃｋ１に従って動作する。 - 特許庁

The basic clock supply part 304 outputs the clock of a standard frequency or a frequency higher than that as the basic clock CLK corresponding to clock changeover control signals inputted through a serial interface circuit 305.例文帳に追加

基本クロック供給部３０４は、シリアルインターフェース回路３０５を通じて入力されるクロック切り換え制御信号に応じて標準周波数またはそれよりも高周波数のクロックを基本クロックＣＬＫとして出力する。 - 特許庁

A multi-phase delay clock generating part 1 generates a multi- phase delay clock, constituted of n pieces of phase delay clocks by successively delaying a basic clock.例文帳に追加

多相遅延クロック発生部１は、基本クロックを順次遅延させることによって、ｎ個の位相遅延クロックからなる多相遅延クロックを発生する。 - 特許庁

To add a time stamp according to timing of a clock on a device side to video compression data even if a clock different from a basic system clock in phase is used.例文帳に追加

映像圧縮データに対し、基本システムクロックと位相の異なるクロックを使用しても装置側クロックのタイミングに合ったタイムスタンプを付加する。 - 特許庁

In the heating time calculating part 11, the count number N is calculated from a heating amount control signal (a coefficient K) and a basic clock cycle and the count number N is derived from the basic clock.例文帳に追加

加熱時間算出部１１は、加熱量制御信号（係数Ｋ）と基本クロック周期から、カウント数Ｎを計算し、基本クロックからカウント数Ｎを求める。 - 特許庁

A B1/B2 signal generating block 12 receives the basic clock signal of a frequency of 25 MHz, generates clock signals B1, B2 of a frequency of 12.5 MHz delayed by a half period of the basic clock signal from the clock signals A1, A2, selects either of the clock signals and outputs the selected clock signal.例文帳に追加

Ｂ１／Ｂ２信号発生ブロック１２は、周波数２５ＭＨｚの基本クロック信号を入力し、クロック信号Ａ１およびＡ２から基本クロック信号の１／２周期分遅延した周波数１２．５ＭＨｚのクロック信号Ｂ１およびＢ２を生成し、いずれか一方のクロック信号を選択して出力する。 - 特許庁