delay constraintとは 意味・読み方・使い方

Also, by storing the delay from the endpoint of the time constraint as dependence arrangement, the determination can be made more strictly even if there is dependence property of the delay for the boundary of the discrete time.例文帳に追加

また、時間制約の端点からの遅延を依存配列として記憶することで、離散時間の境界に対する遅延の依存性があったとしても、より厳密に判定できる。 - 特許庁

Variable and constraint nodes are implemented using an accumulator module 1302, a subtractor module 1304 and a delay pipeline 1306.例文帳に追加

累算器モジュール１３０２と、減算器モジュール１３０４と、遅延パイプライン１３０６とを用いて、可変ノードと制約ノードとが実現される。 - 特許庁

A delay operation part 1 refers to the timing constraint 4, calculates path delay to be added among all storage elements in the verification object circuit (RTL) 5 described by HDL and outputs a mathematical operation result to a delay added RTL generation section 2.例文帳に追加

遅延演算部１は、タイミング制約４を参照して、ＨＤＬで記述された検証対象回路（ＲＴＬ）５におけるすべての記憶素子間に付加すべきパス遅延を演算し、演算結果を遅延付加ＲＴＬ生成部２へ出力する。 - 特許庁

Speeding up and strictness can be achieved by providing means for storing dependence arrangement in which a delay from the endpoint of an optional discrete time constraint is stored, to each calculation.例文帳に追加

各演算に、任意の離散時間制約の端点からの遅延を格納した依存配列を記憶する手段を持つことで、高速化と厳密化を達成する。 - 特許庁

A timing constraint 4 defined by a designer, a verification object circuit (RTL) 5 and a testbench 6 are given to a delay added RTL logic simulator.例文帳に追加

遅延付加ＲＴＬ論理シミュレータに対して、設計者により定義されたタイミング制約４、検証対象回路（ＲＴＬ）５、テストベンチ６が与えられる。 - 特許庁

To provide a circuit design apparatus and method, capable of controlling the number of delay elements to be inserted to solve especially timing constraint violation.例文帳に追加

特にタイミング制約違反を解消するために挿入する遅延素子の数を抑制できる回路設計装置及び回路設計方法を提供する。 - 特許庁

Necessary information is inputted (S101), all cells are automatically arranged (S102), the initial outline wiring for the entire net is carried out (S103), the delay time of each path is calculated in a delay analysis process 104, and a critical path violating the delay constraint value of each path.例文帳に追加

必要な情報を入力し（Ｓ１０１）、全セルの自動配置を行い（Ｓ１０２）、全ネットの初期概略配線を実行し（Ｓ１０３）、遅延解析工程１０４で各パスの遅延時間を計算し、各パスの遅延制約値を違反するクリティカルパスを抽出する。 - 特許庁

To prevent the frequent occurrence of timing constraint violation after clock tree composition by properly predicting any influence on clock skew due to the in-chip delay fluctuation of an LSI in a design step before clock tree composition, and dealing with timing constraint violation.例文帳に追加

ＬＳＩのチップ内遅延ばらつきによるクロックスキューへの影響を、クロックツリー合成以前の設計ステップで適切に予測して、タイミング制約違反に対処することによりクロックツリー合成後にタイミング制約違反が多発することを防ぐ。 - 特許庁