delayed line memoryとは 意味・読み方・使い方

The selector SL1 selects the signal line 24 upon receipt of the memory write signal, and applies the delayed clock signal to input/output memory control circuits 22, 23.例文帳に追加

セレクタＳＬ１は、メモリライト信号の受信に応じて信号線２４を選択し、遅延されたクロック信号を入出力メモリ制御回路２２，２３に印加する。 - 特許庁

A receiving light control circuit 23 is provided with a delayed data memory part 29 for storing the delayed data regarding the input delayed data of receiving light signals S1 to S3 corresponding to the whole distance of signal line to which each of light receiving elements 22a to 22l is connected.例文帳に追加

受光制御回路２３には、各受光素子２２ａ〜２２ｌが接続される信号ライン全体の距離に対応した受光信号Ｓ１〜Ｓ３の入力遅れ時間に関する遅延データを記憶する遅延データ記憶部２９が設けられている。 - 特許庁

A line memory 26 delays the image data transferred to the aperture row of the image pickup section by one horizontal scanning period only and the delayed image data are given to a comparator 28.例文帳に追加

ラインメモリ２６は、撮像部の開口行に移送された画像データを１水平走査期間だけ遅延させて比較器２８に入力する。 - 特許庁

At the time of read operation of a real memory cell, variation speed of the dummy bit line XDBL by the dummy memory cell DMC1 to the first logic level is delayed by the second logic level held in the second dummy memory cell DMC2.例文帳に追加

リアルメモリセルの読み出し動作時に、第１ダミーメモリセルＤＭＣ１によるダミービット線ＸＤＢＬの第１論理レベルへの変化速度は、第２ダミーメモリセルＤＭＣ２に保持された第２論理レベルにより遅くなる。 - 特許庁

By this arrangement, potential rise of the drain power source line 12 is delayed and the time supplying the drain voltage MCD from the charging circuit 50 becomes longer, and the memory cell array 10_i can be surely charged up to the drain voltage MCD.例文帳に追加

これにより、ドレイン電源線１２の電位上昇が遅延して充電回路５０からドレイン電圧ＭＣＤを供給する時間が長くなり、メモリセルアレイ１０_ｉを確実にドレイン電圧ＭＣＤまで充電することができる。 - 特許庁

In the case where simultaneous reading and writing operations are performed to the same row address, the start of a writing operation is delayed until the reading operation is completed by inputting a read word line pulse signal RP which is to be outputted from a read control circuit 116a for the purpose of memory access to a write control circuit 106a based on the read enable signal nre and a read clock signal clkr of external inputs.例文帳に追加

同一ロウアドレスに対して同時にリードライト動作が行われる場合は、外部入力のリードイネーブル信号ｎｒｅ、リードクロック信号ｃｌｋｒに基づいて、リード制御回路１１６ａがメモリアクセスのために出力するリードワード線パルス信号ＲＰをライト制御回路１０６ａに入力し、リード動作の終了までライト動作開始を遅延させる。 - 特許庁