dummy runとは 意味・読み方・使い方

However, one dummy run is attached to the last of the run length of each block.例文帳に追加

ただし、各ブロックのランレングスの最後にダミーのランを一つ追加する。 - 特許庁

To provide a production management method which reduces the number of times and processing time of a dummy run, improves the operating speed of a device, shortens lead time of a lot, and reduces the cost by reducing dummy wafer used for the dummy run.例文帳に追加

ダミーランの回数と処理時間を削減し、装置の稼動率を向上でき、ひいてはロットのリードタイムを短縮できるとともに、ダミーランに使用するダミーウエハを削減することでコストを削減できる生産管理方法を提供する。 - 特許庁

The N-bit signature data embedded with the watermark data in this way is obtained by one bit for each block, wherein a value behind a dummy run of the block is defined as -1 when the bit is 0, and a value behind the dummy run of the block is defined as +1 when the bit is 1.例文帳に追加

以上のようにして透かしデータを埋め込んだＮビットの署名データを各ブロックに１ビットずつ、そのビットが０のときはそのブロックのダミーのランの後の値を‐１とし、ビットが１のときはそのブロックのダミーのランの後の値を＋１とする。 - 特許庁

To provide a gas processing apparatus that reduces variation in gas processing from one processed body to another without having to run a dummy, even when a gas is used that adsorbs to the chamber.例文帳に追加

チャンバーに吸着するガスを用いた場合でもダミーを流すことなく、被処理体間のガス処理のばらつきを低減することができるガス処理装置を提供すること。 - 特許庁

A stamper has three-dimensional patterns in a dummy region, and the three-dimensional patterns have a repeatable run out of 1 nm or less between the fifteenth order and 40th order, when the rotational frequency is the first order is set as the reference.例文帳に追加

ダミー領域の凹凸パターンは、そのリピータブルランアウトが回転周波数を基準の１次とした場合に１５次から４０次の間で１ｎｍ以下であるスタンパ。 - 特許庁

The wide range of the faulty sector region is determined when a buffer memory runs out and a narrow range is determined when the buffer memory does not run out halfway, respectively, assuming that dummy data are continuously recorded.例文帳に追加

不良セクタ領域の範囲は、ダミーデータを記録し続けたとして、途中でバッファメモリが枯渇する場合を広範囲とし、バッファメモリが枯渇しない場合を狭い範囲とする。 - 特許庁

The inspection method of the semiconductor integrated circuit includes: a stress test of applying a stress voltage to dummy wiring LD provided so as to run in parallel with signal wiring L3 and L4 inside the semiconductor integrated circuit; and a test process of determining the quality of the semiconductor integrated circuit by measuring a leakage current between the signal wiring L3 and L4 and the dummy wiring LD.例文帳に追加

本発明の半導体集積回路の検査方法では、半導体集積回路内の信号配線Ｌ３・Ｌ４に並走するように設けられたダミー配線ＬＤにストレス電圧を印加するストレス試験と、信号配線Ｌ３・Ｌ４とダミー配線ＬＤとの間のリーク電流を測定することにより半導体集積回路の良否を判定するテスト工程とを含む。 - 特許庁