interconnection arrangementとは 意味・読み方・使い方

To provide a circuit arrangement and method using a universal, standardized interlayer interconnect in a multilayer semiconductor stack to facilitate interconnection and communication between functional units disposed on a stack of semiconductor dies.例文帳に追加

半導体ダイのスタックに配置された機能ユニット相互間の相互接続及び通信を容易にするために多層半導体スタック内のユニバーサルで且つ標準化された層間相互接続体を利用する回路配列及び方法を提供する。 - 特許庁

The relay chip 50 has a plurality of bonding pads 51, and the plurality of bonding pads 51 are connected with one another via an interconnect pattern 52 of a multilayer interconnection structure, to change the arrangement of the bonding pads 41 on the semiconductor chip 40 side in a different direction.例文帳に追加

中継チップ５０は、複数個のボンディングパッド５１を有し、この複数個のボンディングパッド５１が、多層配線構造の配線パターン５２によって相互に接続され、半導体チップ４０側のボンディングパッド４１の配置を異なる方向に変換する。 - 特許庁

In a local interconnection type element having open bit line cell arrangement where a pattern interval of 1F is formed by an element having minimum line width of 1F, a hard mask is formed on each conductive layer and an insulation spacer is formed on the sidewall thereof.例文帳に追加

１Ｆの最小線幅を有する素子でパターン間隔を１Ｆに形成したオープンビットラインセル配列されたローカルインターコネクション方式の素子において、それぞれの導電層上にハードマスクを形成しその側壁に絶縁スペーサを形成する。 - 特許庁

A method for determining the arrangement of the power interconnection comprises a step of delimiting a semiconductor integrated circuit in grid form, calculating a numeric value as an index of the power consumption for every region of each grid form, dividing the semiconductor integrated circuit into a block region including not less than one grid region, and surrounding each block region.例文帳に追加

半導体集積回路を格子状に区切り、各格子状の領域ごとに消費電力の指標となる数値を算出し、半導体集積回路を１つ以上の上記格子領域を含むブロック領域に分割し、各ブロック領域を囲むように電源配線の配置を決定する。 - 特許庁

In a standard cell and an automatic arrangement and wiring method using the same, the standard cell includes: a rectangular element region 11 wherein circuit elements are arranged; and additional rectangular wiring regions 12a and 12b which have the same width as two opposing sides of the element region 11 and are provided close to the two opposing sides, respectively, and wherein an upper layer interconnection is arranged.例文帳に追加

本発明のスタンダードセルおよびそれを用いた自動配置配線方法は、回路素子が配置される矩形の素子領域１１と、素子領域１１の対向する２辺と同じ幅で対向する２辺に近接して設けられ、上層配線が配置される矩形の追加配線領域１２ａ、１２ｂを有する。 - 特許庁

To provide a semiconductor device and a method for manufacturing it for realizing miniaturization at the time of mounting a semiconductor element (chip) on a package, for increasing the degree of freedom of wiring, for making it unnecessary to form any via hole for carrying out electric conduction with the chip, for easily realizing the three-dimensional arrangement configuration and interconnection of the chip as necessary, and for contributing to high functioning.例文帳に追加

パッケージに半導体素子（チップ）を実装するに際し小型化を図ると共に、配線の自由度を高め、チップとの電気的導通をとるためのビアホールの形成を不要とし、必要に応じてチップの３次元的な配置構成及び相互間の接続を簡便に行えるようにし、高機能化に寄与することができる「半導体装置及びその製造方法」を提供すること。 - 特許庁