layer channel capacityとは 意味・読み方・使い方

A second gate 20, whose potential is fixed in order to control the potential of the silicon layer 12 by capacity coupling, is provided, in addition to a first gate 13 for forming a channel arranged between a source 15 and a drain 14.例文帳に追加

ＭＩＳトランジスタのソース１５、ドレイン１４間に配置されたチャネル形成のための第１のゲート１３とは別に、シリコン層１２の電位を容量結合により制御するための電位固定された第２のゲート２０が設けられる。 - 特許庁

In addition to a first gate 13 for channel formation which is provided between a source 15 and a drain 14 of the MIS transistor, a second gate 20 is provided whose electric potential is fixed for controlling the electric potential of the silicon layer 12 by capacity coupling.例文帳に追加

ＭＩＳトランジスタのソース１５、ドレイン１４間に配置されたチャネル形成のための第１のゲート１３とは別に、シリコン層１２の電位を容量結合により制御するための電位固定された第２のゲート２０が設けられる。 - 特許庁

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 23 and an impurity diffusion layer 24 as a varicap, a short channel effect can be utilized by constituting a gate width (GW) formed in a channel region beneath the gate electrode 23 in a multistage.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極２３と不純物拡散層２４間の容量をバリキャップとして用いるものにおいて、前記ゲート電極２３下のチャネル領域に形成されたゲート幅（ＧＷ）を多段階に構成することで、狭チャネル効果を利用することを特徴とするものである。 - 特許庁

A magnetic recording layer has a recording track pattern separated by a groove and a control information pattern in which control information such as a production number, a control number, a manufacturing date, the location of manufacturing, a manufacturer, a sales channel, a storage capacity, and a size are binarized and expressed.例文帳に追加

磁気記録層が、溝によって分離された記録トラックパターンと、製造番号、管理番号、製造日、製造場所、製造メーカー、販売ルート、記憶容量、及びサイズ等の管理情報を二値化して表した管理情報パターンとを有する。 - 特許庁

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 13 and source-drain (diffusion layer 14) as a varicap, an impurity layer is formed in a channel region 15 beneath the gate electrode 13 to have a concentration gradient.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極１３とソース・ドレイン（拡散層１４）間の容量をバリキャップとして用いるものにおいて、前記ゲート電極１３下のチャネル領域１５に形成された不純物層が濃度勾配を有するように形成されていることを特徴とするものである。 - 特許庁

When the pad oxide layer is combined with the gate insulator of high permittivity, low overlap capacity, short channel length and superior device characteristic can be realized, as compared with an MOSFET device which is formed by using a normal complementary metal oxide film semiconductor(CMOS) method.例文帳に追加

パッド酸化物層は、高誘電率のゲート絶縁体と組み合わされると、普通の相補形金属酸化膜半導体（ＣＭＯＳ）方法を用いて形成されるＭＯＳＦＥＴデバイスに比べて、低オーバーラップ容量，短チャネル長，および良好なデバイス性能を生じる。 - 特許庁

The inversion voltage of the second nMOSFET is decided by impurity concentration of the substrate area 1a and the pocket area 9, so, by utilizing the low-concentration substrate area 1a as a channel area, a depletion layer capacity becomes less, resulting in improved sub-threshold characteristics and a reduced leak current.例文帳に追加

第２ｎＭＯＳＦＥＴの反転電圧は、基板領域１ａとポケット領域９の不純物濃度によって定まるので、低濃度の基板領域１ａをチャネル領域として利用することで、空乏層容量が小さくなり、サブスレッショルド特性を改善し、リーク電流を低減できる。 - 特許庁

In a multi-gate type MIS transistor having a plurality of gate electrodes 3 formed on a semiconductor layer and allowed to be used for pixel switching elements, the channel length of the gate electrode 3 close to a drain area 5 and an accumulated capacity part 21 is set longer than that of the other gate electrode 3.例文帳に追加

画素スイッチング素子に用いられる、一つの半導体層に複数のゲート電極３を有するマルチゲート型ＭＩＳトランジスタにおいて、ドレイン領域５及び蓄積容量部２１に近いゲート電極３のチャネル長の寸法を他方のゲート電極３よりも長くする。 - 特許庁