logical constraintとは 意味・読み方・使い方

To provide a method for receiving constraint characterizing data applicable to a sensor network, receiving a logical representation of a requirements specification for the sensor network, and processing the constraint characterizing data and the logical representation of the requirements specification to generate a modular representation of the sensor network, and an apparatus including computer program products.例文帳に追加

センサネットワークに適用可能な制約を特徴付けるデータを受信し、センサネットワークの要求仕様の論理表現を受信し、制約を特徴付けるデータおよび要求仕様の論理表現を処理してセンサネットワークのモジュラ表現を生成するための方法、およびコンピュータプログラム製品を含む装置を提供すること。 - 特許庁

To provide a logical synthesis system capable of preventing a delay constraint violation of layout results without postponing the design time by making the difference between a wiring length assumed at the time when a logical synthesis is performed and the real wiring length of the layout results small.例文帳に追加

論理合成時に仮定した配線長とレイアウト結果の実配線長の差異が小さくなるようにすることにより、設計期間を延ばすことなく、レイアウト結果のディレイ制約違反を防ぐことを可能とする論理合成方式の提供。 - 特許庁

This device includes a layout wiring processing part 112 which carries out the layout wiring of a logical block, a delay calculation part 113 which calculates the delay time of the signal connected to the logical block and a clock signal and delay improvement part 114 which changes the design information so that the signal delay satisfies its constraint and the clock signal is properly delayed.例文帳に追加

回路設計情報を用いて論理ブロックの配置配線を実行する配置配線処理１１２と、論理ブロックに接続されている信号およびクロック信号の遅延時間を計算する遅延計算部１１３と、信号の遅延が制約を満たし、クロック信号が適切に遅延するように設計情報を変更する遅延改良部１１４を備える。 - 特許庁

A netlist/rule matching verification means 22 judges whether or not the electric characteristic information of each extracted common signal terminal satisfies a constraint rule described in an LSI rule file 13, and replaces it with logical and circuit verification.例文帳に追加

ネットリスト・ルール整合検証手段２２は、抽出した各共通信号端子について、その電気特性情報が、ＬＳＩルールファイル１３に記述された制約ルールを満たすか否かを判定することで、論理及び回路検証に代える。 - 特許庁

To provide an apparatus and method for optimizing an IC design by which a design time is shortened in order to correct constraint violations of timing or the like of an initial layout due to a layout result incapable of being considered at the time of logical synthesis, and the IC operating at a high speed is designed.例文帳に追加

論理合成時にレイアウト結果を考慮できないことに起因する初期レイアウトのタイミング等の制約違反を修正するための設計時間を短縮し且つ高速に動作するＩＣを設計するＩＣの設計最適化装置および方法を提供する。 - 特許庁

A timing convergence device 1 is provided with: a logical timing information acquisition part 11 for extracting timing information including overlap information of a violation path from a layout DB 122, and for acquiring a timing violation section violating timing constraint information; and a layout information acquisition part 12 for acquiring arrangement information of layout corresponding to the timing violation section.例文帳に追加

タイミング収束装置１は、レイアウトDB１２２から違反パスの重複情報を含むタイミング情報を抽出するとともに、タイミング制約情報に違反しているタイミング違反部分を取得する論理タイミング情報取得部１１と、タイミング違反部分に対応するレイアウトの配置情報を取得するレイアウト情報取得部１２とを有する。 - 特許庁

A constraint design rule and a library including AirGap defining the allowable range of circuit information and AirGap capacitive values described in RTL are input (ST101), and a net list is optimized, based on the circuit information and the design rule (ST102), and the total sum of the AirGap capacitive values of each logical cell described in the net list is calculated (ST103).例文帳に追加

ＲＴＬ記述の回路情報，ＡｉｒＧａｐ容積値の許容範囲を規定するＡｉｒＧａｐを含む制約設計ルール，ライブラリを入力し（ＳＴ１０１）、回路情報および設計ルールに基づいてネットリストを最適化し（ＳＴ１０２）、ネットリストに記述された各論理セルのＡｉｒＧａｐ容積値の総和を算出する（ＳＴ１０３）。 - 特許庁