logical statesとは 意味・読み方・使い方

The state distribution of memory cells corresponds to one or a plurality of threshold voltages corresponding to many states or logical levels stored by the memory cells.例文帳に追加

メモリセルの状態分布は、メモリセルによって記憶された多数の状態又は論理レベルに対応する１つ又は複数の閾値電圧に対応する。 - 特許庁

A combinational circuit evaluating means 108 evaluates whether or not a truth-value table of the combinational circuit is constituted so as to show all logical states.例文帳に追加

組み合わせ回路評価手段１０８は、組み合わせ回路の真理値表が論理状態を全て表すように構成されているか否かを評価する。 - 特許庁

Two of a physical erase state and a logical erase state are provided as threshold voltage distribution states of each memory cell.例文帳に追加

メモリセルのしきい値電圧分布状態として、物理的消去状態および論理的消去状態の２つを設ける。 - 特許庁

To provide a power management technique capable of managing performance states of logical processors in a physical processor using system management interrupt (SMI).例文帳に追加

電力管理手法は、システム管理割り込み（SMI）を用いて物理プロセッサにおける論理プロセッサの性能状態を管理する。 - 特許庁

To perform circuit design for achieving highly efficient and precise logical verification by providing a circuit capable of achieving formal logical verification even to a circuit with the large number of states and complicate state transition.例文帳に追加

状態数が多く、状態遷移が複雑な回路に対しても、形式的論理検証可能な回路を提供し、効率良くかつ高精度の論理検証可能な回路設計を行う。 - 特許庁

The circuit for testing cores consisting of a control means 1, a decoding means 2 and a downloading means 3 and to transit states of elements to constitute a logical circuit and a memory circuit of the core 4, is mounted on an LSI as a peripheral logical circuit of the core 4.例文帳に追加

制御手段１、デコード手段２、ダウンロード手段３から成り、コア４の論理回路およびメモリ回路を構成する素子の状態を遷移させるコアテスト回路をコア４の周辺論理回路としてＬＳＩに搭載する。 - 特許庁

To detect a leak current even when a gate electrode of a transistor, an input terminal of a logical gate circuit, an open/close control terminal of a switching circuit, etc., are at open states or high impedance states.例文帳に追加

開放状態もしくはハイインピーダンス状態となっているトランジスタのゲート電極・論理ゲート回路の入力端子・スイッチ回路の開閉制御端子等によるリーク電流が困難である。 - 特許庁

A switch circuit SW receives the first output signal and the second output signal and outputs as an output clock either of a first voltage and a second voltage corresponding to different logical states when logical states of the first output signal and the second output signal change from different states to the same state.例文帳に追加

スイッチ回路SWは、第１の出力信号および第２の出力信号が入力され、第１の出力信号および第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を出力クロックとして出力する。 - 特許庁