redundant bitsとは 意味・読み方・使い方

An HARQ processor 90 performs respective rate matching of systematic bits and parity bits of retransmission data, according to the redundant version obtained by the redundant version controller 15.例文帳に追加

ＨＡＲＱ処理部９０は、冗長バージョン制御部１５で求められた冗長バージョンに従って、再送データのシステマチックビットおよびパリティビットの各々のレートマッチングを行う。 - 特許庁

A coder includes: a means for coding information bits configuring a transmission signal by the turbo SPC method and deriving one or more sets of redundant bits from one set of the information bits; and a redundancy adjustment means for adjusting a rate of the number of redundant bits to the number of information bits by decreasing or increasing redundant bits according to the channel coding rate designated by a control signal.例文帳に追加

符号化装置は、送信信号を構成する情報ビットをターボSPC方式により符号化し、１組の情報ビットから冗長ビットの組を1以上導出する手段と、制御信号で指定されるチャネル符号化率に従って冗長ビットを減らし又は増やし、情報ビット数と冗長ビット数の割合を調整する冗長度調整手段とを有する。 - 特許庁

To improve accuracy of error correction/detection while suppressing the bit length of redundant bits.例文帳に追加

冗長ビットのビット長を抑制しつつ誤り訂正・検出の精度を向上させる。 - 特許庁

A second set of redundant bits for correcting errors in the user data area 221 in the page where the number of error bits is large are stored so as to be distributed to the second redundant area 213 in the page where the number of error bits is small and the second redundant area 223 in the page where the number of error bits is large.例文帳に追加

誤りビットの個数が多いページ内のユーザデータ領域２２１にある誤りを訂正するための第２組の冗長ビットは、誤りビットの個数が少ないページ内の第２冗長領域２１３及び誤りビットの個数が多いページ内の第２冗長領域２２３に分散されて記憶される。 - 特許庁

Redundant bits of a fixed length which are used for correcting errors of information bits are added right after the information bits which are formed by subsectioning the packed data into bits of a fixed length for forming actual embedding information.例文帳に追加

詰込データを一定長毎に小分けした情報ビットの直後に、この情報ビットの誤り訂正に用いられる一定長の冗長ビットを付加して、実埋込情報を作成する。 - 特許庁

Data from an input register 10 are inputted to a redundant combinational logic circuit 30, respectively as paired signals comprised of regular bits and redundant bits by a redundant bit encoder 20, and the regular bits of the paired signals outputted from the redundant combinational logic circuit 30 are inputted to an output register which is operated by a forward rotation clock CLK.例文帳に追加

入力レジスタ１０からの各データを冗長ビットエンコーダ２０で正規ビットと冗長ビットからなるペア信号としてそれぞれ冗長組合せ論理回路３０に入力し、その冗長組合せ論理回路３０から出力するペア信号の正規ビットを正転クロックＣＬＫで動作する出力レジスタに入力させる。 - 特許庁

Bits, i.e. data bits, of the identified redundant signaling are reinterpreted or redefined to comprise signaling information associated with MU-MIMO mode.例文帳に追加

識別された冗長シグナリングのビット、即ち、データビットは、再解釈または再定義されＭＵ−ＭＩＭＯモードに関するシグナリング情報を含むようになる。 - 特許庁

To provide a main storage device to enable correction a failure of one chip of a storage element with the number of redundant bits smaller than the number of originally required redundant bits to correct the failure one chip of the storage element.例文帳に追加

記憶素子1チップの障害を訂正するために本来必要な冗長ビットの数よりも少ない冗長ビット数で、記憶素子1チップの障害を訂正することを可能とする主記憶装置を提供する。 - 特許庁