sequential access memoryとは 意味・読み方・使い方

The DRAM circuit has a number of memory cells that do not require sequential access, and at least part of the memory cells has two or more memory cells for a single bit line contact.例文帳に追加

ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。 - 特許庁

The image pickup device includes a first nonvolatile memory (NAND flash 5) whose access for writing/reading image data is sequential, and a second nonvolatile memory (MRAM 4) whose access for writing/reading image data is random.例文帳に追加

画像データの書き込み／読み出しのアクセスがシーケンシャルな第１の不揮発メモリ（ＮＡＮＤフラッシュ５）と、画像データの書き込み／読み出しのアクセスがランダムな第２の不揮発メモリ（ＭＲＡＭ４）とを備える。 - 特許庁

Then area sequential data are read from the buffer areas 13A, 13B and transferred by means of direct memory access (DMA) to a display signal processing section 112.例文帳に追加

次いで、バッファ領域１３Ａ，１３Ｂからは、面順次データが読み出されディスプレイ信号処理部１１２にＤＭＡ転送される。 - 特許庁

This FIFO memory device is provided with plural pieces of memory positions having sequential binary addresses, a write address pointer for sequentially making access to the memory positions for writing the data, and a read address pointer for sequentially making access to the memory positions for reading the data.例文帳に追加

本ＦＩＦＯメモリ装置は逐次的な二進アドレスを持っている複数個のメモリ位置と、データを書込むためにメモリ位置へ逐次的にアクセスするための書込アドレスポインタと、データを読取るためにメモリ位置へ逐次的にアクセスするための読取アドレスポインタとを有している。 - 特許庁

The DRAM circuit has a plurality of memory cells that do not require sequential access, and at least a part of a plurality of the memory cells has more than two memory cells with respect to a single bit-line contact.例文帳に追加

ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つを越えるメモリセルを有している。 - 特許庁

To realize a control system in which the variation of the times for writing, erasing and reading data in/from memory cells among rectors in each of semiconductor memory chips are smoothed out and which has high sequential access performance.例文帳に追加

不揮発性半導体メモリチップの、書き込み時間、消去時間、読み出し時間のセクタ毎のばらつきを吸収し、かつ、高いシーケンシャルアクセス性能を持つ、制御方式を実現する。 - 特許庁

When execution of the parallel codes is completed, the memory controller 7 newly sends a signal to the selector 8, changes over access to a normal sequential code present in a main memory 2, and continues processing.例文帳に追加

並列コードの実行が終了したら、メモリコントローラ７が再びセレクタ８に信号を送り、メインメモリ２にある通常の逐次コードにアクセスを切り替えて処理を続行する。 - 特許庁

To provide a cache memory test system for performing the combined execution of cache coherence maintenance operations and the memory sequential property verification of access results by making a plurality of processors asynchronously perform continuous access to one and the same address and, one and the same cache line.例文帳に追加

複数のプロセッサが同一アドレス、および同一キャッシュラインに対し、非同期に連続アクセスを行うことで、キャッシュコヒーレンシ維持動作、アクセス結果のメモリ順序性検証を複合的に実施するキャッシュメモリ試験システムを提供する。 - 特許庁