「"否定論理和"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ＮＯＲ回路１６は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理和に応じた信号をローサイドトランジスタＭ２の他方のゲートに与える。例文帳に追加

An NOR circuit 16 supplies signals corresponding to the negative OR of the first pulse signal S1 and the second pulse signal S2 to the other gate of the low side transistor M2. - 特許庁

否定論理和回路５には、スイッチ素子１０，１１を駆動する制御信号ＶＰ１，ＶＰ２が入力されており、制御信号ＶＰ１，ＶＰ２のデッドタイムに同期して同期信号ＳＹＮＣを出力する。例文帳に追加

Control signals VP1 and VP2 for driving switching elements 10 and 11 are entered as an input in the negative OR circuit 5, to generate a synchronized signal SYNC, in synchronization to a dead time of the control signals VP1 and VP2. - 特許庁

論理演算処理は、入力の一方の値を反転させた論理回路または否定論理和回路、もしくはそれらと同様の振る舞いをする回路で実行する。例文帳に追加

A logic operation process is conducted by a logic circuit, to invert one side value of an input or a NOT logic circuit or a circuit to behave similar to them. - 特許庁

ＮＯＲゲート２０４はフィードバック信号ＦＢＱと入力信号Ｉｎとの否定論理和を、ＳＲフリップフロップ１００のリセット端子へと出力する。例文帳に追加

A NOR gate 204 outputs, to the reset terminal of the SR flip flop 100, a negative logical sum of the feedback signal FBQ and the input signal In. - 特許庁

これら矩形波を所定時間に亘ってデータサンプリングしてこれらのＸＮＯＲ（排他的否定論理和）を積分し、これをサンプリングデータ数で除した値を相関値として求める。例文帳に追加

The rectangular waves are sampled as data over a predetermined time and XNOR(exclusive negative OR) of them is integrated and a value obtained by dividing the integrated value by the number of the sampling data is calculated as a correlation value. - 特許庁

また、特定ＵＣＤの格納データと、付加データとの演算処理、例えば排他的論理和あるいは排他的否定論理和を実行して、演算結果を特定ＵＣＤ対応ＤＣ制御ビット格納フレームに設定するＤＣ制御ビットとする。例文帳に追加

Also, in the DC control bit, arithmetic processing of the stored data of the specific UCD and the additional data, for example, exclusive OR or exclusive NOR is performed, and the result of arithmetic operation is set to the DC control bit storing frame corresponding to the specific UCD. - 特許庁

さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。例文帳に追加

When a phase frequency comparator 11 outputs an UP pulse, 2 NOR logic (NOR circuit 21) of the minimal delay time detection signal K2 and the UP pulse communicates a clock to an UP pulse counter 19, a lock-off detection signal K3 at an H level is outputted, and an L level is inputted to a reset period hold counter 17. - 特許庁

パワースイッチ２９がＯＮした直後は、寄生容量に充電された電荷放電によるノイズが発生し、コンパレータ３９の正確な比較結果が得られないが、遅延信号ＴＩＭＥの出力期間は、コンパレータ３９の出力が否定論理和回路４１によってマスクされるので、正確なコンパレータ３９の比較結果を得ることができる。例文帳に追加

Just after the power switch 29 is turned ON, noise is generated by discharging of parasitic capacitance, so that accurate comparison results of the comparator 39 are not obtained, but the accurate comparison results of the comparator 39 can be obtained because the output of the comparator 39 is masked with a NOR circuit 41 during an output period of the delay signal TIME. - 特許庁

出力バッファ１０に入力されるデータＤ_INがローレベルからハイレベルに遷移すると、トランジスタ２０をＯＦＦさせた後、ディレイ回路１６によって遅延されたローレベルの信号ＤＹに同期して否定論理和回路１７がハイレベルの信号ＨＰを生成するので、トランジスタ１９がＯＮとなり、ハイレベルのデータが出力バッファ１０から出力される。例文帳に追加

When data DIN received at the output buffer shifts from a low level to a high level, a transistor (TR) 20 is turned off and a NOR circuit 17 generates a signal HP at a high level synchronously with a low level signal DY delayed by a delay circuit 16, then a TR 19 turns to be conductive and the output buffer 10 outputs data at a high level. - 特許庁