| 例文 (114件) |
デュアルゲートを含む例文一覧と使い方
該当件数 : 114件
単位シフトレジスタの、出力端子ＯＵＴをプルアップするトランジスタＱ１のゲートノード（ノードＮ１）を充電する充電回路として、第１電源端子Ｓ１とノードＮ１との間に直列に接続した２つのトランジスタから成るデュアルゲートトランジスタＱ３Ｄを用いる。例文帳に追加
As a charging circuit for charging a gate node (node N1) of a transistor Q1 which pulls up an output terminal OUT of a unit shift register, a dual gate transistor Q3D comprised of two transistors serially connected between a first power supply terminal S1 and the node N1 is used. - 特許庁
一方のゲート部分に強誘電体が接続されたデュアルゲートトランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。例文帳に追加
A memory cell comprises a dual gate transistor, where a ferroelectric is connected to one gate part, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array. - 特許庁
低雑音増幅器は、ＨＥＭＴデバイスなどのデュアルゲートトランジスタデバイスを含み、増幅器の入力と出力の間に結合されたフィードバックネットワークに抵抗要素およびコンデンサなどの直流阻止（ＤＣブロッキング）要素が接続される。例文帳に追加
The low noise amplifier includes a dual gate transistor device such as a HEMT (High Electron Mobility Transistor) device, and DC-blocking elements such as a resistor element, a capacitor, etc. are connected to a feedback network connected between an input and an output of the amplifier. - 特許庁
デュアルゲート構造のＣＭＯＳにおいて、ゲート電極がＰ^＋型ポリシリコン膜で形成された表面チャネル型のＰＭＯＳを、そのゲート電極下の基板中にヒ素もしくはアンチモンが導入され、ゲート酸化膜に窒素がピーク濃度で２×１０^２１／ｃｍ^３以上導入されたもので構成する。例文帳に追加
In a CMOS of a dual-gate structure, a surface channel type PMOS whose gate electrode is formed with a P+ type poly-silicon film, is characterized in that arsenic or antimony is doped into the substrate under the gate electrode and nitrogen whose peak concentration is 2×1021/cm3 or more is doped into the gate oxide. - 特許庁
ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、ポリシリコン層中の不純物の相互拡散を防止すると共に、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。例文帳に追加
To provide a manufacturing method of a semiconductor device capable of preventing the mutual diffusion of impurities in a polysilicon layer and reducing the resistance of an n-type polymetallic gate electrode and a p-type polymetallic gate electrode in the semiconductor device having a gate electrode in a polymetallic gate structure and a dural gate structure. - 特許庁
製造工程の増加及び長時間化を招くことなく、短チャネル効果を抑制し、オフ電流を低減させ、ゲート電極の空乏化を抑制し、ボロンのゲート絶縁膜突抜けを防止する高性能で高信頼性を有する微細化したデュアルゲート型ＣＭＯＳトランジスタを製造することができる半導体装置の製造方法を提供する。例文帳に追加
To provide a method of manufacturing a semiconductor device, which allows manufacturing of a high-performance and very reliable dual gate CMOS transistor reduced in size, wherein a short channel effect is suppressed and off-state current is reduced and depletion a gate electrode is suppressed and penetration of boron through a gate insulation film is prevented, without increasing the number and the time of manufacturing processes. - 特許庁
高周波電力増幅回路の少なくとも初段の増幅用素子に２つの制御端子を有するデュアルゲート構造のトランジスタまたは直列形態のトランジスタを使用し、上側のトランジスタ（Ｑ２）にカレントミラー回路でこのトランジスタを飽和領域で動作させるような電流を流すようにバイアスを与える。例文帳に追加
A transistor of a dual gate structure with two control terminals or a series connection of transistors is employed for at least a first stage amplifier element of the high frequency power amplifier circuit and a current mirror circuit provides a bias to an upper side transistor (Q2) through which a current flows in a manner of causing an operation in its saturation region. - 特許庁
デュアルゲートＣＭＯＳ型半導体装置は、シリコン半導体基板１０１と、シリコン半導体基板１０１上にそれぞれ形成されたＰウェル１０２およびＮウェル１０３と、Ｐウェル１０２およびＮウェル１０３上に形成されたフィールド酸化膜１０４と、Ｐウェル１０２上に形成されたＮＭＯＳトランジスタと、Ｎウェル１０３上に形成されたＰＭＯＳトランジスタとを含む。例文帳に追加
A dual-gate CMOS semiconductor device comprises a silicon semiconductor substrate 101, a P-well 102 and an N-well 103 formed on the silicon semiconductor substrate 101 respectively, a field oxide film 104 formed on the P-well 102 and the N-well 103, an NMOS transistor formed on the P-well 102, and a PMOS transistor formed on the N-well 103. - 特許庁
これにより、静電気が生じても、デュアルゲート型ＴＦＴがオンすることにより電流がグランドに逃げるので、走査線駆動回路１０４及びデータ線駆動回路１０１に配置されるＴＦＴなどの静電気による破壊を防止でき、表示特性の良い電気光学装置を得ることができる。例文帳に追加
In such a manner, even if static electricity builds up, the dual gate type TFTs are turned on and permits the charges to dissipate into the ground, therefore, it is possible to prevent TFTs arranged in the scanning line driving circuit 104 and the data line driving circuit 101 from being broken down by static electricity, and provide an electrooptical device excellent in display quality. - 特許庁
１つの実施の形態では、デュアルゲート半導体装置は、上に第１のゲート誘電体が形成されており、該第１のゲート誘電体の上に窒素および酸素を含む拡散障壁層が形成されている低電圧領域と、第１のゲート誘電体より厚い厚さを有する第２のゲート誘電体が上に形成されており、前記拡散障壁層が無い高電圧領域と、を含む。例文帳に追加
In a form of embodiment, the dual-gate semiconductor device contains a low-voltage region where a first gate dielectric are formed thereon and a diffusion barrier layer containing nitrogen and oxygen is formed on the first gate dielectric, and a high-voltage region where a second gate dielectric having a thickness thicker than that of the first gate dielectric is formed thereon and the diffusion barrier layer does not exist. - 特許庁
デュアルゲート電極構造を有する半導体装置において、Ｎチャネル領域とＰチャネル領域との間のゲート電極中不純物の相互拡散を抑えることによって、ゲート電極の導電率低下を抑制し、デバイスの動作速度の低下を抑える低抵抗ゲート電極を形成する。例文帳に追加
To obtain a semiconductor device having a dual gate electrode structure in which lowering in conductivity of a gate electrode is suppressed by suppressing interdiffusion of impurities in the gate electrode between an N channel region and a P channel region and a low resistance gate electrode capable of suppressing lowering in the operating speed of a device can be formed. - 特許庁
受信信号と局部発振信号とを受けて、周波数変換された中間周波数信号を生成する周波数変換回路１４３であって、小信号入力用の第１ゲートＧ１に局部発振信号が入力され、大信号入力用の第２ゲートＧ２に受信信号が入力されるデュアルゲートＦＥＴ１４３ａを周波数混合素子として備える、ことを特徴とする。例文帳に追加
This frequency conversion circuit 143 for receiving a signal and a local oscillation signal and generating an intermediate frequency signal subjected to frequency conversion is provided with the dual gate FET 143a as a frequency mixing element, wherein the first gate G1 for a small signal input receives the local oscillation signal and the second gate G2 for a large signal input receives the received signal. - 特許庁
主開閉部１１のスイッチ素子１１ａとして、商用電源２及び負荷３に対し直列に接続され、それぞれ接続点Ｄ１，Ｄ２に対し制御電圧が印加されるゲートＧ１，Ｇ２を１箇所ずつ有し、耐電圧部を１箇所とする横型のデュアルゲートトランジスタ構造の主スイッチ素子を使用する。例文帳に追加
As a switch element 11a for a primary switch portion 11, a main switch element is used which is connected serially to a commercial power supply 2 and the load 3, has each of gates G1 and G2 where a control voltage is applied to each of connecting points D1 and D2, and has a horizontal dual-gate transistor structure including one voltage resistance portion. - 特許庁
５０ｍｍの直径を有し、１０μｍ以上の反りを有する半導体基板１の上に形成された半導体変調素子であって、半導体よりなるチャネル２と、チャネル２にオーミック接触するソース電極３およびドレイン電極４と、チャネル２上に形成された第１のゲート電極５および第２のゲート電極６とを有するデュアルゲート構造の電界効果トランジスタで構成されていることを特徴とする半導体変調素子を構成する。例文帳に追加
The semiconductor modulator element formed on a semiconductor substrate 1 having a diameter of 50 mm and a warp of 10 μm or more is composed of a field effect transistor having a dual gate structure having a semiconductor-made channel 2, a source electrode 3 and a drain electrode 4 ohmically contacted with the channel 2, and a first and second gate electrodes 5, 6 formed on the channel 2. - 特許庁
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