「デュアルゲート」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

シリコン酸窒化膜１２の上にアモルファスシリコン膜１３を堆積し、デュアルゲート構造を形成するための不純物イオンの注入を行なう。例文帳に追加

An amorphous silicon film 13 is then deposited on the silicon oxide nitride film 12 and impurity ions are implanted in order to form a dual gate structure. - 特許庁

デュアルゲート電極を有する半導体装置の製造方法に関し、Ｎ型ＭＯＳトランジスタの能力を劣化することなくＰ型ゲート電極からのボロンの熱抜けを防止する。例文帳に追加

To prevent boron lost by heat from a P-type gate electrode without deteriorating capability in an N-type MOS transistor for a method of manufacturing a semiconductor device having a dual-gate electrode. - 特許庁

ゲート絶縁層の絶縁耐圧不良の発生を防止できるデュアルゲートオキサイドを有する半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device having a dual gate oxide capable of preventing insulation breakdown voltage drop of a gate insulation layer, and its manufacturing method. - 特許庁

ＶＨＦ帯受信時はデュアルゲートＦＥＴ２０２の出力するテレビジョン信号をＶＨＦ同調回路１２０を介してＶＨＦ用ＲＦ回路３０２へ入力する。例文帳に追加

During VHF band reception, a television signal output by the dual-gate FET 202 is input to an RF circuit 302 for VHF through a VHF tuning circuit 120. - 特許庁

不純物イオンの注入及び活性化の過程で生じる不純物のチャネリング及びゲート不純物の拡散現象を最小化するに適したデュアルゲートMOSトランジスタの製造方法を提供する。例文帳に追加

To minimize channeling of impurity and diffusion of a gate impurity which arise in the process for activation and implantation of impurity ion. - 特許庁

ＵＨＦ帯受信時はデュアルゲートＦＥＴ２０１の出力するテレビジョン信号をＵＨＦ同調回路１１０を介してＵＨＦ用ＲＦ回路３０１へ入力する。例文帳に追加

During UHF band reception, a television signal output by the dual-gate FET 201 is input to an RF circuit 301 for UHF through a UHF tuning circuit 110. - 特許庁

イオン注入マスクの位置合わせ精度が有限であっても常に安定したシリサイド化膜形成ができ、配線抵抗の上昇を防止できるデュアルゲート電極の形成方法を提供する。例文帳に追加

To provide a forming method of a dual gate electrode, wherein stable silicide film formation can always be made, even if the alignment accuracy of ion implantation mask is finite and increase in wiring resistance can prevented. - 特許庁

金属ゲートスタックを有するデュアルゲートＭＯＳＦＥＴを提供し、さらに、このようなＭＯＳＦＥＴにおけるしきい値電圧を設定する方法を提供すること。例文帳に追加

To provide a dual gate MOSFET having a metal gate stack, and further a method for setting a threshold voltage in such a MOSFET. - 特許庁

デュアルゲート構造を含む半導体集積回路装置のマスクデータに、導電型が異なるゲート部にドライエッチにより生じる寸法差に対する補正を光強度シミュレーションに組み込むことができるようにする。例文帳に追加

To incorporate correction for a dimensional difference caused by dry etching in gate portions with different conductivity types into light intensity simulation for the mask data of a semiconductor integrated circuit device having a dual gate structure. - 特許庁

第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。例文帳に追加

A thin-film transistor 300 is formed in a dual gate structure in which a first gate electrode 311 and a second electrode 332 face each other through a channel formation region 321c of a semiconductor layer 321. - 特許庁

高耐圧相補型ＭＩＳＦＥＴと低耐圧相補型ＭＩＳＦＥＴを同一半導体基板上に形成する半導体集積回路装置のデュアルゲート化を実現する。例文帳に追加

To make the dual gate of a semiconductor integrated circuit device wherein a high withstand voltage complementary MISFET and a low withstand voltage complementary MISFET are formed on the same semiconductor substrate. - 特許庁

このように形成したP型ドープトポリシリコン膜１８とN型ドープトポリシリコン膜１８’とデュアルゲートに用いると、デバイスの特性が向上する。例文帳に追加

When the thus formed P-type doped polysilicon film 18, the N-type doped polysilicon film 1' are used for the dual gates, characteristics of the device are improved. - 特許庁

フルシリサイド化したデュアルゲート構造を有する半導体装置において、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させる。例文帳に追加

To improve the reliability of a semiconductor device by raising the stability of a gate electrode in the semiconductor device having a dual gate structure in which a full silicide formation is carried out. - 特許庁

デュアルゲート用多結晶シリコン膜６上にＴＥＯＳ酸化膜７を形成した後、レジスト８をマスクとして多結晶シリコン膜６にＰ型（Ｎ型）不純物１０（９）を注入する。例文帳に追加

After forming a TEOS oxide film 7 on a polycrystalline silicon film 6 for a dual gate, P-type (N-type), impurities 10 (9) are injected into the polycrystalline silicon film 6, using a resist 8 as a mask. - 特許庁

デュアルゲート構造のＰ型シリコン層とＮ型シリコン層とをパターニングする際に、形状不良の発生を抑制できる半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device that can suppress shape defects when a p-type silicon layer and an n-type silicon layer of a dual-gate structure are patterned. - 特許庁

ＰＭＯＳ型素子のボロン突抜けおよびＮＭＯＳ型素子の短チャネル効果を抑制することができる、デュアルゲートＣＭＯＳ型半導体装置を提供する。例文帳に追加

To provide a dual gate CMOS semiconductor device, wherein the boron punch-through of a PMOS element and a short channel effect of an NMOS element are suppressed. - 特許庁

デュアルゲートの薄膜トランジスタが形成されたアクティブマトリクス基板又は電気光学装置において、例えば、チャネルポリシリコンの領域と、画素電極とが平面的に重なるように配置する。例文帳に追加

The active matrix substrate or electro-optical device where a dual-gate thin-film transistor is formed has, for example, a region of channel polysilicon and a pixel electrode arranged overlapping each other in a plane. - 特許庁

得られるＣＭＯＳはデュアルゲートとオフセット構造を備える故、チャネル長さを極微細のレベルまで縮減可能であるため、素子の効能は大幅に向上する。例文帳に追加

Since the obtained CMOS has dual gates and offset structures, the channel length can be shortened to an ultrafine level, and hence the effect of an element is remarkably improved. - 特許庁

半導体基板内部の残留応力を低減するとともにゲート絶縁膜の膜質の改善が可能なデュアルゲート絶縁膜構造を備えた半導体装置の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor device which is capable of reducing the residual stress left inside a semiconductor substrate, improving the gate insulating film in quality, and equipped with a dual gate insulating film structure. - 特許庁

工程の複雑性及び半導体基板の損傷を引き起こす、２回の熱工程やイオン注入を行わないデュアルゲート酸化膜を形成する方法及びそれを利用した半導体素子の製造方法を提供する。例文帳に追加

To provide a forming method of a dual gate oxide film, in which twice thermal processes or ion injection which may cause the complexity of processes and damages to a semiconductor substrate are not required, and a manufacturing method of a semiconductor element utilizing the forming method. - 特許庁

デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。例文帳に追加

To provide a manufacturing technology for a dual-gate semiconductor device, capable of suppressing rising of a threshold voltage of an MISFET. - 特許庁

薄膜トランジスタは、半導体薄膜４と、それぞれ絶縁膜を介して半導体薄膜４の上方及び下方に配された一対のゲート電極２Ｆ，２Ｒとからなるデュアルゲート構造を有する。例文帳に追加

The transistor has the dual-gate structure which is composed of a semiconductor thin film 4 and a pair of gate electrodes 2F, 2R which are arranged in the upper part and the lower part of the film 4 via respective insulating films. - 特許庁

比較的簡単で、現在および将来のＣＭＯＳ技術と非常に良好な互換性を有するデュアルゲートトランジスタの製造方法を提供する。例文帳に追加

To provide a comparatively easy manufacturing method for a dual-gate transistor that is very highly compatible with the present and future CMOS technologies. - 特許庁

オンオフ制御信号（CS）に応じて２つの端子（T1,T2）間のオンオフ状態が切り替わるスイッチ回路において、端子（T1,T2）間に接続されたデュアルゲート型スイッチング素子（11）を有したスイッチ部（10）を設ける。例文帳に追加

A switch circuit in which an on/off state between two terminals (T1 and T2) is switched in accordance with an on/off control signal (CS) is provided with a switch part (10) having a dual gate type switching element (11) connected between the terminals (T1 and T2). - 特許庁

スプリットゲート型フラッシュEEPROMに対して、サリサイド・プロセス、デュアルゲート・プロセスを適用した場合に、コントロールゲート等の空乏化を抑え、動作不良を防止する。例文帳に追加

To prevent operational failure by suppressing depletion of a control gate, or the like, when a silicide process and a dual gate process are applied onto a split gate type flash EEPROM. - 特許庁

デュアルゲート構造のＣＭＯＳトランジスタにおいて、ＰチャネルＭＯＳトランジスタのゲート電極の空乏化を抑制すると共に、不純物の突き抜けを抑制した半導体装置の製造方法を提供する。例文帳に追加

To provide a manufacturing method of a semiconductor device whereby gate electrode of a P-channel MOS transistor is restrained from being depleted and the punch-through of impurities is also suppressed in a CMOS transistor having a dual gate structure. - 特許庁

ロジック工程で使用するデュアルゲート工程及びシリサイド工程をフラットセルタイプのマスクロムに適用できるマスクロムの製造方法を提供する。例文帳に追加

To provide a manufacturing method for mask ROM which can apply a dual-gate process and a silicide process used, in a logic process, to flat cell type mask ROM. - 特許庁

デュアルゲートのＴＦＴや保護ダイオード等の高電圧保護機構を付加することなく、過剰な電位上昇によるトランジスタスイッチの永久破壊を防止する。例文帳に追加

To prevent a transistor switch from being permanently destroyed due to excessive potential increase without adding a high-voltage protection mechanism such as a duel-gate TFT and a protection diode. - 特許庁

STI(Shallow Trench Isolation)構造にデュアルゲート酸化膜(dual gate oxide)工程を適用してもトランジスタの動作特性低下とゲート酸化膜の信頼性低下を発生させない半導体素子の製造方法を提供すること。例文帳に追加

To provide a manufacturing method of a semiconductor element which does not generate lowering of the reliability of operating characteristics of a transistor and lowering of the reliability of a gate oxide film, even if a dual gate oxide film process is applied to an STI(shallow trench isolation) structure. - 特許庁

圧電振動子を用いた圧電発振回路において、前記圧電発振回路の発振ループ中に、増幅素子としてデュアルゲートＦＥＴを用いて構成する電圧可変能動インダクタンス回路３を挿入接続することにより、電圧制御圧電発振回路を構成する。例文帳に追加

In the piezoelectric oscillation circuit using a piezoelectric vibrator, a voltage-variable active inductance circuit 3 that is composed by a dual- gate FET as an amplification element is inserted and connected into the oscillation loop of the piezoelectric oscillation circuit, thus composing the voltage- controlled piezoelectric oscillation circuit. - 特許庁

イオン注入マスク膜として用いられるフォトレジスト膜パターンを残留物なしに除去し、自然酸化膜除去のための洗浄工程で発生するウォーターマークを防止する半導体素子のデュアルゲート形成方法を提供する。例文帳に追加

To provide the dual gate forming method of a semiconductor device for removing a photoresist film pattern for use as an ion implantation mask film without a residue and preventing a water mark generated in a cleaning step for the removal of a natural oxide film. - 特許庁

走査線駆動回路１０４、データ線駆動回路１０１に外部からの信号を入力するために用いられる外部回路接続端子部１２１〜１２６には、静電気破壊防止回路として接地されたデュアルゲート型ＴＦＴ１４１、１４２が電気的に接続される。例文帳に追加

Dual gate type TFTs 141, 142 grounded as static electricity breakdown prevention circuits are connected with external circuit connecting terminals 121-126 used for inputting external signals to scanning line driving circuit 104 and data line driving, circuit 101. - 特許庁

ｎ型ゲート電極とｐ型ゲート電極との間で、ゲート電極中の不純物が相互拡散するのを抑え、しきい値電圧の変動が抑制され、所望の特性を示すデュアルゲート電極を有する半導体装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device that suppresses the mutual diffusion of impurities in gate electrodes between an n-type gate electrode and a p-type gate electrode and reduces variation in the threshold voltage, having a dual gate electrode exhibiting desirable characteristics, and to provide a manufacturing method for such a semiconductor device. - 特許庁

デュアルゲート電極を有する半導体装置について、不純物のゲート絶縁膜中への固体内拡散を抑制し、ゲート電極容量の減少を抑えてトランジスタの電流能力の低減を防いだ半導体装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device which has dual gate electrodes and prevents deterioration of the current capacity of a transistor, by suppressing the solid phase diffusion of an impurity in a gate insulating film and the decrease of the capacities of the gate electrodes, and a method for manufacturing the device. - 特許庁

ポリシリコンゲートと金属膜との反応によりデュアルゲートを形成する場合、ゲートの高さ方向以外に横方向にも金属膜の拡散及びシリサイド反応が生じるため、NMIS領域とPMIS領域とのPN境界に於いて金属原子の相互拡散が発生する。例文帳に追加

To provide a technology capable of restraining atoms contained in the described metal films (gate material) from being mutually diffused when a gate electrode is formed in both cases that a dual gate is formed of different metal silicides, and that a dual gate is formed of metal and metal alloy. - 特許庁

ＡＧＣ回路の有するデュアルゲート型電界効果トランジスタにおけるドレイン電流が変化しても、これに伴ってソース電位の低下が生じないようにすることによって、ＡＧＣ電圧の可変量に対する利得の変化量を大きくできるようにＡＧＣ回路を提供する。例文帳に追加

To provide an AGC circuit capable of enlarging the change quantity of a gain in respect to the variable quantity of an AGC voltage by preventing a source potential from being lowered even when the drain current of a dual gate type field effect transistor(FET) provided in the AGC circuit is changed. - 特許庁

デュアルゲートトランジスタＱ３Ｄは、それを構成する２つのトランジスタ間の接続ノード（ノードＮ３）が、当該ゲートとノードＮ３との間の容量結合により、ゲートがＨレベルからＬレベルに変化するのに応じてＬレベルに引き下げられるよう構成されている。例文帳に追加

The dual gate transistor Q3D is constituted so that a connection node (node N3) between the two transistors constituting the dual gate transistor Q3D is reduced to an L level according to variation of a gate from an H level to an L level by capacity coupling between the gate and the node N3. - 特許庁

ノーマルSTI(normal Shallow Trench Isolation)構造にデュアルゲート酸化膜工程を適用する際に、STIと厚いゲート酸化膜の境界面で前記酸化膜の厚さが相対的に薄くなる薄膜化現象が惹起されることを防ぐことができる半導体素子の製造方法を提供することにある。例文帳に追加

To provide a method for manufacturing a semiconductor element capable of preventing the occurrence of a film-thinning phenomenon for relatively thinning the thickness of an oxide film at a boundary surface between an STI(Shallow Trench Isolation) structure and a thick gate oxide film, when a dual gate oxide film process is applied to the normal STI structure. - 特許庁

サリサイド構造のデュアルゲートプロセスにおいて、ゲートポリシリコンへのレジストをマスクとしたイオン注入で、レジスト材料がポリシリコンへノックオン注入されて炭化物が生ずるが、この炭化物によるシリサイド化の阻害を防止する。例文帳に追加

To prevent a metal from obstructed in being silicification due to carbide, even though a resist material is knocked on a polysilicon and injected thereinto to generate the carbide, when injecting ions into the gate-polysilicon through using the resist as a mask in the dual gate process of a salicide structure. - 特許庁

ＴＦＴ３の半導体膜１２はゲート線２の一部と２回交差するダブルゲート構造であり、データ線１に遠いゲート１５だけがゲート線２およびゲート電極１７に半導体膜１２が挟まれたデュアルゲート構造を有し、ゲート１４は単一のゲート構造である。例文帳に追加

The semiconductor film 12 of a TFT 3 has a double gate structure in which the film intersect one part of a gate line 2 twice and only a gate 15 remote from a data line 1 has a dual gate structure in which the semiconductor film 12 is held between the gate line 2 and a gate electrode 17 and a gate 14 has a single gate structure. - 特許庁

強誘電体薄膜１の両面に薄膜トランジスタを設けた強誘電体ゲート型デュアルゲート薄膜トランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。例文帳に追加

A memory cell comprises a ferroelectric gate type dual-gate thin-film transistor, wherein a thin transistor is provided on both surfaces of a ferroelectric thin film 1, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array. - 特許庁

前記デュアルゲート構造物は各領域に形成されるゲート電極が同一の金属物質からなるので前記金属物質の一部を除去しなくてもよいので前記除去工程の際発生する金属酸化膜の損傷を防止することができる。例文帳に追加

Since the gate electrodes formed in the regions of the dual gate structure are composed of the same metal substance, damages to the metal oxide films which may occur during the removing process can be prevented because there is no need to remove a part of the metal substance. - 特許庁

デュアルゲート電極を有する半導体装置及びその製造方法に関し、Ｎ型ＭＯＳトランジスタの駆動能力を低下せずにＰ^+ゲートからのボロンの熱抜けを防止し、且つ、ゲート絶縁膜の信頼性を向上しうる半導体装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device with a dual gate electrode and its manufacturing method for improving reliability in a gate insulating film and preventing slip-out of borons from a P+ gate by heat, without lowering the drive performance of an n-type MOS transistor. - 特許庁

酸化物半導体層を含むトランジスタを用いたメモリセルに対して、ベリファイ動作と、読み出しを行う際に、異なるしきい値電圧を示すデュアルゲート駆動のトランジスタを抵抗素子として用いることで、一系統の基準電位回路のみで安定したベリファイ動作、及び読み出し動作が可能となる。例文帳に追加

This stabilizes the verification operation and readout operation with just one reference potential circuit. - 特許庁

デュアルゲート電極を備えるＣＭＯＳトランジスタ装置において、自己整合的にコンタクトホールの開口を可能とし、活性領域とウェルとの間の電気的リークの問題を解消できるような、半導体装置を提供する。例文帳に追加

To provide a semiconductor device in which a contact hole can be opened in a self-alignment manner and the problem of an electric leakage between an active region and a well can be solved in a CMOS (complementary metal oxide semiconductor) transistor device with a dual gate electrode. - 特許庁