「フェッチ機構」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

電力的に効率的な命令プリフェッチ機構例文帳に追加

POWER EFFICIENT INSTRUCTION PREFETCH MECHANISM - 特許庁

命令プリフェッチ機構を具備する計算機システム例文帳に追加

COMPUTER SYSTEM PROVIDED WITH INSTRUCTION PREFETCH MECHANISM - 特許庁

プリフェッチパケット制御機構１３３はその作成されたプリフェッチパケットを転送制御機構１３から事前に送信するよう制御する。例文帳に追加

A prefetch packet control mechanism 133 controls to transmit the created prefetch packet from a transfer control mechanism 13 in advance. - 特許庁

データ・ラインのための自己プリフェッチＬ２キャッシュ機構例文帳に追加

SELF PREFETCHING L2 CACHE MECHANISM FOR DATA LINE - 特許庁

プリフェッチ機構を有するメモリシステム及びその動作方法例文帳に追加

MEMORY SYSTEM HAVING PREFETCH MECHANISM AND METHOD FOR OPERATING THE SYSTEM - 特許庁

命令キャッシュのプリフェッチ機構を備えたキャッシュ制御装置例文帳に追加

CACHE CONTROLLER HAVING PRE-FETCH MECHANISM OF INSTRUCTION CACHE - 特許庁

命令実行ユニット１はプリフェッチアドレスをプリフェッチ機構６に渡すだけで、キャッシュプリフェッチの処理を終了して次の命令の処理を開始する。例文帳に追加

The instruction executing unit 1 only sends the prefetch address to the prefetch mechanism to end processing of cache prefetch, then processing of the next instruction is started. - 特許庁

キャッシュミスの場合はプリフェッチ対象アドレスを一時的にプリフェッチ機構６に蓄えておき、命令実行ユニット１の動作とは独立にプリフェッチ機構６がバスインターフェース５を通して外部メモリからデータを読み出してデータキャッシュ３にデータを格納する。例文帳に追加

In the case of a cache error, the prefetch object address is temporarily stored in the prefetch mechanism 6 and the prefetch mechanism 6 reads data from an external memory through a bus interface 5 and stores the data in the data cache 3 independently of the operation of the instruction executing unit 1. - 特許庁

命令実行ユニット１は、命令キャッシュ２からprefetch命令を読み出して、プリフェッチ対象アドレスがプリフェッチ機構６及びデータキャッシュ３に伝えられる。例文帳に追加

An instruction executing unit 1 reads a prefetch instruction from an instruction cache 2 and a prefetch object address is reported to a precfetch mechanism 6 and a data cache 3. - 特許庁

キャッシュヒットの場合はプリフェッチ機構６及びデータキャッシュ３は何もせず命令処理を終了する。例文帳に追加

In the case of a cache hit, the prefetch mechanism 6 and the data cache 3 do not execute anything to end instruction processing. - 特許庁

送信側ノード１のメモリ１１の転送コマンドキュー１１１内にコマンドが複数キューイングされている場合、コマンド先読み機構１３１はコマンドの先読みを実施し、プリフェッチパケット作成機構１３２はその結果を基にプリフェッチパケットを作成する。例文帳に追加

When a plurality of commands are queued in the transfer command queue of the memory 11 of a transmitting node 1, a command look-ahead mechanism 131 executes look-ahead of commands, and a prefetch packet creation mechanism 132 forms a prefetch packet based on the result. - 特許庁

上記命令プリフェッチのための構成は、キャッシュメモリのアドレスタグによる制御機構やＦＩＦＯバッファのカウンタによるリード・ライトポインタ制御機構よりも簡素に実現することが可能である。例文帳に追加

The constitution for the instruction prefetch can be actualized simply by a control mechanism by the address tag of a cache memory and a read/write pointer control mechanism by the counter of a FIFO buffer. - 特許庁

受信側ノード２では後続データセルの到着前に、プリフェッチパケットロールイン機構２４２によって変換テーブルキャッシュ２４１にロールインさせ、変換テーブルキャッシュ２４１のミスヒットを防止する。例文帳に追加

In a receiving node 2, the packet is rolled in a conversion table cache 241 by a prefetch packet roll-in mechanism 242 before arrival of a following data cell to prevent a mishit of the conversion table cache 241. - 特許庁

このシステムは、メモリ使用の履歴的の監視、メモリ使用の分析、高価値（例えば利用度が高い）のページによるメモリのリフレッシュ、Ｉ／Ｏプリフェッチの効率、および積極的なディスク管理を目的とする機構を含む。例文帳に追加

This system includes a mechanism intended for the historical monitoring of memory use, the analysis of memory use, memory refresh by a high-value (for instance, high-usability) page, the efficiency of I/O prefetch and positive disc management. - 特許庁

メモリ使用状況の情報に基づいて、相対的な値によりページに優先順位を付け、より有用なページをメモリにプリフェッチおよび／または保持するように機構が機能する。例文帳に追加

The mechanism functions so as to assign priority to the page by a relative value based on the information of a memory use condition to prefetch and/or keep a relatively useful page in the memory. - 特許庁

メモリ装置を共有する複数プロセッサからなるシステムで、プリフェッチ命令によるキャッシュ機構の効果が、メモリ装置への競合アクセスに起因して無効となることを、簡単な回路構成で防止すること。例文帳に追加

To prevent the effect of a cache mechanism due to a prefetch instruction, from becoming invalid caused by accessing a system having a plurality of processors sharing a memory device by simultaneous access to the memory device, using a simple circuit configuration. - 特許庁

画像変形処理回路において比較的大きな割合を占めるプリフェッチの機構を持たずに任意の形状変形を実現するための技術を提供すること。例文帳に追加

To provide a technique for arbitrarily modifying a shape without a mechanism for pre-fetching which occupies a relatively large area in an image modification processing circuit. - 特許庁

本発明は、ＣＰＵに複雑な分岐予測機構を設けることなく条件分岐命令実行時間のメインメモリに対する命令フェッチに伴うアクセス時間の短縮を図るマイクロコンピュータおよびキャッシュ制御方法を提供することを課題とする。例文帳に追加

To shorten access time with instruction fetch to a main memory in condition branching instruction execution time without providing a complicated branch predicting mechanism in a CPU. - 特許庁

プロセッサが分岐予測機構を備えているか否かに関わらず、従来技術のプロセッサで浪費されていた多くの動作クロックサイクルは、キャッシュメモリがフェッチし損なっている状況、即ちキャッシュメモリのミスを補償することで節約される。例文帳に追加

Many operation clock cycles wasted in the processor of the conventional technology are saved by compensating the state which is missed to be fetched by the cache memory, namely, a mistake by the cache memory irrespective of whether or not the processor is provided with branching prediction mechanism. - 特許庁