「モリノー」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

メモリ素子の製造方法において、（ａ）第１電極を形成する段階と、（ｂ）前記第１電極上にメモリノードを形成する段階と、（ｃ）前記メモリノードと接し、構成成分として水素が含まれないソース物質を利用して形成された絶縁層を形成する段階と、（ｄ）前記メモリノード上に第２電極を形成する段階と、を含む。例文帳に追加

The method of manufacturing the memory element includes steps of: (a) forming a first electrode; (b) forming a memory node on the first electrode; (c) forming an insulating layer contacting the memory node, and formed by using a source substance without containing hydrogen as a constituent; and (d) forming a second electrode on the memory node. - 特許庁

マスタノード（３００）と複数のメモリノード（３０１〜３０８）との間のデータ転送は同期固定レイテンシループバス（２５５）を介して行われる。例文帳に追加

Data transfer among a master node (300) and a plurality of memory nodes (301 to 308) is performed via a synchronized fixed latency loop bus (255). - 特許庁

第一絶縁層４８ｃは、第一結晶層４８ｂが第二メモリノード層４８ｄに接触することを防いでいる。例文帳に追加

The primary insulating layer 48c prevents the primary crystal layer 48b from contacting the secondary memory node layer 48d. - 特許庁

この構成は、どのメモリノードに対するアクセスであっても、読出しコマンドの送出から読出しデータのリターンまでのレイテンシを一定にする。例文帳に追加

The latency from transmission of the reading command to return of the read data is fixed by this structure in the case of access to any memory node. - 特許庁

インタコネクトを介して互いに接続されている複数の中央プロセッサユニット（ＣＰＵ）ノードと入力／出力（Ｉ／Ｏ）ノードとメモリノードとを含む分散マルチノードコンピュータシステムを含む。例文帳に追加

This system includes a distributed multi-node computer system including central processor unit (CPU) nodes, input/output nodes and memory nodes that are mutually connected through an interconnect. - 特許庁

容易な磁区壁の拡張と異常ホール効果とに基づく磁気メモリデバイスが面に垂直な磁性かつ導電性の要素（２）を含み、その要素がメモリノード（３）を含んでいる。例文帳に追加

A magnetic memory device based on easy domain wall propagation and the extraordinary Hall effect includes a perpendicular-to-plane magnetic and electrically conductive element (2) that includes a memory node (3). - 特許庁

各メモリノードは読出しコマンドに応答して、指定されたアドレスのメモリからの読出し、書込みコマンドに応答して、指定されたアドレスのメモリに書き込む。例文帳に追加

The data are read from a memory of a specified address in response to a reading command and written in a memory of a specified address in response to a writing command by each memory node. - 特許庁

相互接続を介して接続された複数の、Ｉ／Ｏノード、ＣＰＵノード、メモリノードおよびハイブリッドノードを含むマルチ・ノードコンピュータを提供する。例文帳に追加

To provide a multi-node computer system including a plurality of I/O nodes, CPU nodes, memory nodes, and hybrid nodes connected via an interconnect. - 特許庁

本発明は、ホームメモリノード装置およびＶＬＲ装置に関し、端末の認証および位置登録が安定に、かつ確度高く行われることを目的とする。例文帳に追加

To provide a home memory node system and a VLR node system that can stably authenticate a terminal and register its position with high accuracy. - 特許庁

よって、メモリ素子当たり少なくとも２つの情報を保存できるために、メモリノードがチャンネル領域側面に備わった形態によって従来に比べて集積度を１．５倍ないし２倍ほど高められる。例文帳に追加

Since at least two pieces of information can be stored per memory element, the degree of integration can be raised to 1.5 times to 2 times that in the conventional case because of the configuration in which the memory nodes are provided on the sides of the channel region. - 特許庁

分散型マルチノードコンピュータシステムにおいて、各スイッチが、ＣＰＵノードとＩ／Ｏノードとメモリノードの間のデータパケットのルーティングを提供する。例文帳に追加

To allow each switch to provide the routing of a data packet among a CPU node, an I/O node and a memory node in a dispersion-type multi-node computer system. - 特許庁

半導体装置は、２つの互いに直列に接続されたＩＢＴＤ１２，１３と、ソース電極がＩＢＴＤ１２とＩＢＴＤ１３との間のメモリノード１７に接続され、ドレイン電極がビット線１５に接続されたＤＴＭＯＳとを備えている。例文帳に追加

The semiconductor device includes a series connection comprising two IBTDs 12, 13 and a DTMOS whose source electrode is connected to a memory node 17 between the IBTDs 12 and 13 and whose drain electrode is connected to a bit line 15. - 特許庁

第二絶縁層４８ｆは、第二結晶層４８ｅが第二メモリノード層４８ｄおよび第一ゲート電極４８ｇに接触することを防ぎ、かつ、第二結晶層４８ｅにトラップされた電子が第一ゲート電極４８ｇへ移動することを防いでいる。例文帳に追加

The secondary insulating layer 48f prevents the secondary crystal layer 48e from contacting the secondary memory node layer 48d and the primary gate electrode 48g, and furthermore prevents electrons trapped in the secondary crystal layer 48e from moving to the primary gate electrode 48g. - 特許庁

それは、複数の異なる処理グラフを結合することによって形成され、チャンクと呼ばれる値付きの複数の有向サブマルチグラフ（５４，５６，５８）に分割され、その入力および出力ノードがマルチグラフのバッファメモリノードである、値付きの有向マルチグラフから、各チャンクに関する調整モジュール（１６，２６，３４）を特定するための手段１２を含む。例文帳に追加

It includes means (12) for the identification, from a valued directed multi-graph made up of the union of several distinct processing graphs and divided into several valued directed sub-multi-graphs (54, 56, 58) called chunks, and whose input and output nodes are buffer memory nodes of the multi-graph, of a coordination module (16, 26, 34) for each chunk. - 特許庁

メモリノード１０は、3つのデータ入力インターフェース２０，２２，２４、3つのデータ出力インターフェース３０，３２，３４、データを格納するためのメモリモジュール１４及び3つのデータ出力インターフェース、3つのデータ入力インターフェース並びにメモリモジュールに連結するコントローラ１２を有する。例文帳に追加

The memory node 10 includes three data input interfaces 20, 22, 24, three data output interfaces 30, 32, 34, a memory module 14 for storing data, and a controller 12 coupled to the three data output interfaces, the three data input interfaces, and the memory module. - 特許庁