「Cache coherence」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

METHOD AND SYSTEM FOR LOW COST MAINTENANCE OF CACHE COHERENCE FOR ACCELERATOR例文帳に追加

アクセラレータ用低コストのキャッシュ一貫性を維持する方法及びシステム - 特許庁

Larger values increase cache hit rates and reduce mean response times, but increase problems with cache coherence. 例文帳に追加

値を大きくすると、ヒット率が高くなり平均応答時間を短くできるが、キャッシュのコヒーレンス (coherence,キャッシュが実際のデータと一致していること) に問題が生じる。 - JM

METHOD FOR AVOIDING CACHE COHERENCE MISMATCH AND DUPLICATION SYSTEM USING IT例文帳に追加

キャッシュコヒーレンス不整合を回避する方法およびそれを用いた２重化システム - 特許庁

In addition, when the remaining number r is updated, cache coherence processing is required.例文帳に追加

なお、残数ｒを更新する場合には、キャッシュコヒーレンスの処理を必要とする。 - 特許庁

BUS BRIDGE, DEVICE AND METHOD FOR CONTROLLING CACHE COHERENCE, PROCESSOR UNIT AND MULTIPROCESSOR SYSTEM例文帳に追加

バスブリッジ、キャッシュコヒーレンシ制御装置、キャッシュコヒーレンシ制御方法、プロセッサユニット、マルチプロセッサシステム - 特許庁

To provide an improved cache coherence protocol for a large-scale multiple-bus multi-processor system.例文帳に追加

大規模な多重バスマルチプロセッサシステムのための改善されたキャッシュコヒーレンスプロトコルを提供する。 - 特許庁

To implement a cache coherence protocol for a processor system including persistent memory in at least part of main memory thereof.例文帳に追加

メインメモリの少なくとも一部に持続性メモリを含むプロセッサシステムのキャッシュコヒーレンスプロトコルを実現する。 - 特許庁

A system component connected with the bus mechanism is provided with a logic for specifying a cache coherence policy.例文帳に追加

バスメカニズムへ結合されているシステムコンポーネントはキャッシュコヒーレンスポリシィを特定する論理を有している。 - 特許庁

To improve processing performance by preventing an abnormal state of cache coherence control in a semiconductor integrated circuit of an SMP (symmetric multiple processor) configuration.例文帳に追加

ＳＭＰ構成の半導体集積回路装置におけるキャッシュコヒーレンシ制御の異常を防止し、処理性能を向上させる。 - 特許庁

Cache coherence is the discipline that secures that changes in the values of shared operands are propagated throughout the system in a timely fashion. 例文帳に追加

キャッシュ・コヒーレンスは,共用オペランド値の変更がタイミング良くシステム全体に確実に伝播されるように統制する仕組みである． - コンピューター用語辞典

To provide a technique for reducing useless data transfer between storage hierarchical units while maintaining a cache coherence in a cache memory system applied to a data processing apparatus using a plurality of processors.例文帳に追加

複数のプロセッサを用いたデータ処理装置に適用されるキャッシュメモリシステムについてキャッシュコヒーレンシを保ちながら記憶階層間での無駄なデータ転送を削減する技術を提供する。 - 特許庁

To provide a cache memory test system for performing the combined execution of cache coherence maintenance operations and the memory sequential property verification of access results by making a plurality of processors asynchronously perform continuous access to one and the same address and, one and the same cache line.例文帳に追加

複数のプロセッサが同一アドレス、および同一キャッシュラインに対し、非同期に連続アクセスを行うことで、キャッシュコヒーレンシ維持動作、アクセス結果のメモリ順序性検証を複合的に実施するキャッシュメモリ試験システムを提供する。 - 特許庁

To provide a method and device which can hold memory sequencing for interconnection based on cache coherence link from a view point of partial and non coherent memory access.例文帳に追加

部分的且つ非コヒーレントなメモリアクセスの観点からキャッシュ・コヒーレンス・リンクに基づく相互接続においてメモリ順序付けを保つ方法及び装置を提供する。 - 特許庁

To provide a method and system for precisely tracking lines evicted from a region coherence array (RCA) without requiring eviction of the lines from a processor's cache hierarchy.例文帳に追加

プロセッサのキャッシュ階層からのラインの追い出しを必要とせずに、領域コヒーレンス配列（ＲＣＡ）から追い出されたラインを正確に追跡する方法およびシステムを提供する。 - 特許庁

For example, when the peer node holds the cache line referred to in a modified coherence state, the peer node responds to the receipt of the snoop invalidation message and writes back the data to a home node.例文帳に追加

一実施例で、ピアノードが参照されるキャッシュラインを変形コヒーレンス状態で保持する場合に、スヌープ無効化メッセージの受信に応答して、ピアノードは、データに関連するホームノードへデータをライトバックする。 - 特許庁

To improve the performance of an entire system by reducing a load caused by software and shortening processing time with respect to a cache coherence problem caused by DMA in the data transfer system.例文帳に追加

ＤＭＡによるデータ転送システムで生じるキャッシュコヒーレンス問題に対して、ソフトウェアによる負荷を低減し、かつ、処理時間を短縮させることでシステム全体の性能向上を図ることを目的とする。 - 特許庁

To suppress a defect while maintaining a cache coherence domain by performing address inspection before data intercepted by a memory controller are processed.例文帳に追加

欠陥抑制キャッシュ・コヒーレンス・ドメイン及びキャッシュ・コヒーレントな区画間メモリ領域を可能としながら、キャッシュ・コヒーレントな対称型共有メモリ・マルチプロセッサ・システムにおける欠陥抑制メモリ区画化を達成する。 - 特許庁

To improve processing performance by arbitrating competition between caches of a plurality of processors incorporated in a plurality of processor modules and local storage divisionally disposed in the main storage of each the module to efficiently obtain cache coherence.例文帳に追加

複数のプロセッサモジュールに内蔵した複数のプロセッサのキャッシュと各モジュールに主記憶分割配置したローカル記憶間での競合を調停し、キャッシュコヒーレンスを効率良く実現して処理性能を高める。 - 特許庁

Concerning the information processor of a multiprocessor system connecting plural processors and plural main memories through a switch type main memory controller, while adopting a control system for performing the coherence control of a cache by holding the copy of the tag of the cache and while relaxing performance reduction caused by false sharing, barrier synchronism between processors is performed at a high speed.例文帳に追加

複数のプロセッサと複数の主記憶をスイッチ型主記憶制御装置で接続したマルチプロセッサ方式の情報処理装置で、キャッシュのコヒーレンス制御をキャッシュのタグのコピーを保持することにより行う制御方式をとりながら、フォールスシェアリングによる性能低下を緩和しつつ、プロセッサ間のバリア同期を高速に行う。 - 特許庁

To provide a cache memory capable of maintaining coherence of data between processors at good operational efficiency without enlarging a system structure of a multiprocessor system or increasing power consumption and improving access efficiency of processors.例文帳に追加

マルチプロセッサシステムにあって装置構成を大きくすることがなく、あるいは消費電力を高めることがなく、プロセッサ間でデータのコヒーレンシを動作効率よく保つことができ、さらにプロセッサによるアクセス効率が高いキャッシュメモリを提供する。 - 特許庁