「DDR- SDRAM」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The 8-bit DDR-SDRAM is mounted as it is on an SO-DIMM in which wiring is formed for the 16-bit DDR-SDRAM.例文帳に追加

８ビットＤＤＲ−ＳＤＲＡＭを、１６ビットＤＤＲ−ＳＤＲＡＭ用に配線を形成したＳＯ−ＤＩＭＭにそのまま搭載する。 - 特許庁

An output buffer 9 becomes driving capability that corresponds to the DDR-SDRAM/DDR2-SDRAM.例文帳に追加

出力バッファ９は、ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭに対応する駆動能力となる。 - 特許庁

DDR-SDRAM INTERFACE CIRCUIT, AND ITS TESTING METHOD AND SYSTEM例文帳に追加

ＤＤＲ−ＳＤＲＡＭインターフェース回路、その試験方法、およびその試験システム - 特許庁

In order to share the I/O pins when using a number of the DDR-SDRAM chips, the read/write sequence for the all DDR-SDRAM chips follows the same command and address.例文帳に追加

多くのＤＤＲ−ＳＤＲＡＭチップを使用する時、Ｉ／Ｏピンをシェアするため、全ＤＤＲ−ＳＤＲＡＭチップの読み取り／書き込み順序は同じ指示とアドレスに従う。 - 特許庁

To realize a semiconductor chip whose density can be increased by reducing the area of an output circuit on a common chip for an SDRAM for DDR-1 and an SDRAM for DDR-2.例文帳に追加

ＤＤＲ−１用ＳＤＲＡＭとＤＤＲ−２用ＳＤＲＡＭ用共用チップにおける出力回路の面積を減らし、高密度化な半導体チップを実現する。 - 特許庁

To provide a DDR SRAM which applies both systems of a two bits pre-fetch system and a wave pipeline system and can output data at high speed.例文帳に追加

２ビットプリフェッチ方式とウェーブパイプライン方式の両方式を適用した高速データ出力可能なDDR SDRAMを提供する。 - 特許庁

COMPACT PACKET SWITCHING NODE STORAGE ARCHITECTURE EMPLOYING DDR SDRAM AND METHOD FOR ACCESSING MEMORY例文帳に追加

ＤＤＲＳＤＲＡＭを用いた小型パケット交換ノード記憶装置およびメモリへのアクセス方法 - 特許庁

This information processing circuit is provided with a memory control LSI 1 and a DDR-SDRAM 2.例文帳に追加

情報処理回路は、メモリ制御ＬＳＩ１とＤＤＲ−ＳＤＲＡＭ２とを備える。 - 特許庁

ACCESS CONTROL METHOD OF DDR-SDRAM AND IMAGE PROCESSOR USING THE METHOD例文帳に追加

ＤＤＲ−ＳＤＲＡＭのアクセス制御方法およびその方法を採用した画像処理装置 - 特許庁

ACCESS CONTROL METHOD FOR DDR/SDRAM AND IMAGE PROCESSOR ADOPTING SAME METHOD例文帳に追加

ＤＤＲ−ＳＤＲＡＭのアクセス制御方法およびその方法を採用した画像処理装置 - 特許庁

A pin array of data signals of a DDR-SDRAM with a data bus width of 8 bits uses a pin array of a DDR-SDRAM with a data bus width of 16 bits, the pins of the former using the pins of the latter alternately.例文帳に追加

データバス幅８ビットのＤＤＲ−ＳＤＲＡＭのデータ信号のピン配列は、データバス幅１６ビットのＤＤＲ−ＳＤＲＡＭのピン配列を、１ピンおきに用いている。 - 特許庁

There is provided a memory control device being characterized in that data is taken in a memory system holding a DDR-SDRAM as a memory means by a clock different from DQS being the data strobe signal.例文帳に追加

DDR-SDRAMを記憶手段として保持するメモリシステムに対し、データストローブ信号であるDQSとは別のクロックにてデータを取り込むことを特徴とするメモリ制御装置が提供される。 - 特許庁

The scrambled data are written in a DDR SDRAM 4 synchronously with an SDRAM Data Strobe to be output from a DDR SDRAM I/F 30 with scramble data used when the data have been scrambled.例文帳に追加

スクランブルされたデータは、そのデータがスクランブルされたときに用いられたスクランブルデータとともに、ＤＤＲ ＳＤＲＡＭ Ｉ／Ｆ３０から出力されるＳＤＲＡＭ Ｄａｔａ Ｓｔｒｏｂｅに同期して、ＤＤＲ ＳＤＲＡＭ４に書き込まれる。 - 特許庁

To provide a technology for suitably reducing the time on initialization for a DDR-SDRAM.例文帳に追加

ＤＤＲ−ＳＤＲＡＭの初期化に要する時間を好適に短縮する技術を提供する。 - 特許庁

A DDR-type SDRAM is accessed according to the designated column address and the designated access size.例文帳に追加

ＤＤＲ型のＳＤＲＡＭは、このような指定カラムアドレスおよび指定アクセスサイズに従ってアクセスされる。 - 特許庁

To provide a method for holding compatibility between memory modules in a memory system including both of SDRAM DIMM and DDR- SDRAM DIMM.例文帳に追加

ＳＤＲＡＭ ＤＩＭＭ及びＤＤＲ−ＳＤＲＡＭ ＤＩＭＭの両方を含むメモリ・システムにおいて、メモリ・モジュール間の互換性を保持する方法を提供する。 - 特許庁

When DDR-SDRAM/DDR2-SDRAM are connected, reference voltage VREF for level determination is input to this semiconductor integrated circuit device.例文帳に追加

ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された場合、半導体集積回路装置には、レベル判定用の基準電圧ＶＲＥＦが入力される。 - 特許庁

A spread spectrum clock generator 210 is provided with a state determining device 220 for determining a continuous access of a DDR (double data rate) SDRAM (synchronous DRAM) 112A and performing spread off in a continuous access during reading data of the DDR SDRAM 112A.例文帳に追加

拡散スペクトル・クロック発生器２１０は、ＤＤＲ ＳＤＲＡＭ１１２Ａの連続アクセスを判定し、ＤＤＲ ＳＤＲＡＭ１１２Ａのデータ読み出し時の連続アクセスでは拡散ＯＦＦにする状態判定器２２０を備える。 - 特許庁

The storage area of the DDR-SDRAM is divided to a data storage area 41 and a table storage area 42.例文帳に追加

ＤＤＲ−ＳＤＲＡＭの記憶領域を、データ格納領域４１とテーブル格納領域４２とに分ける。 - 特許庁

In general, P DDR-SDRAM chips running at a 1.5 clock rate are used to store the frame data in N frames.例文帳に追加

一般的に、１．５クロック速度で作動するＰ個のＤＤＲ−ＳＤＲＡＭチップは、Ｎフレーム中に保存される。 - 特許庁

Then, the DDR-SDRAM is switched from the normal operation to the low power consumption operation simultaneously with the end of the compression processing (processing P15).例文帳に追加

そして圧縮処理（処理Ｐ１５）の終了と同時に通常動作から低消費電力動作に切り替えられる。 - 特許庁

A clock generation circuit (5) generates an internal clock signal and a memory clock signal to be supplied to the DDR-SDRAM.例文帳に追加

クロック発生回路（５）は、内部クロック信号と前記ＤＤＲ−ＳＤＲＡＭに供給するメモリクロック信号とを発生する。 - 特許庁

To provide a two-chip/single-die packet switching architecture employing a DDR SDRAM as an external memory and a method for accessing a memory.例文帳に追加

ＤＤＲ ＳＤＲＡＭを外部メモリとする２チップ／単一ダイのパケット交換装置およびメモリへのアクセス方法を提供する。 - 特許庁

To provide an interface circuit which reliably detects the potential of a DQS signal from a DDR SDRAM being intermediate potential.例文帳に追加

ＤＤＲ ＳＤＲＡＭからのＤＱＳ信号の電位が中間電位にあることを確実に検知するインターフェース回路を提供する。 - 特許庁

The DDR-SDRAM chips running at 1.5 clock rate are used for transferring image data from the image data source to the source driver in a display panel.例文帳に追加

ＤＤＲ−ＳＤＲＡＭチップを１．５倍のクロック速度で駆動し、イメージデータをイメージデータソースからディスプレイパネルのソースドライバに転送する。 - 特許庁

To provide a DLL circuit used suitably as a circuit for generating the internal clock of a semiconductor storage, including DDR-SDRAM.例文帳に追加

ＤＤＲ−ＳＤＲＡＭを初めとする半導体記憶装置の内部クロック発生用回路として好適なＤＬＬ回路を提供する。 - 特許庁

A digital multifunctional machine 1 comprises: a FIFO memory 112 serving as a buffer for temporarily storing data DMA (Direct Memory Access)-transferred from a DDR-SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory) 104; and a FIFO memory 114 serving as a buffer for temporarily storing data to be DMA-transferred to the DDR-SDRAM 104.例文帳に追加

デジタル複合機１は、ＤＤＲ−ＳＤＲＡＭ１０４からＤＭＡ転送されてきたデータを一時的に保持するバッファであるＦＩＦＯメモリ１１２と、ＤＤＲ−ＳＤＲＡＭ１０４へＤＭＡ転送するデータを一時的に保持するバッファであるＦＩＦＯメモリ１１４とを備える。 - 特許庁

The control part 41 reads an initializing program for initializing the DDR-SDRAM 33 from the nonvolatile memory 32 and stores the read initializing program in the internal memory 47 to initialize the DDR-SDRAM 33 by using the initializing program stored in the internal memory 47.例文帳に追加

制御部４１は、不揮発性メモリ３２から、ＤＤＲ−ＳＤＲＡＭ３３を初期化するための初期化プログラムを読み込み、読み込んだ初期化プログラムを内部メモリ４７に格納し、内部メモリ４７に格納された初期化プログラムを用いてＤＤＲ−ＳＤＲＡＭ３３を初期化する。 - 特許庁

In the reproducing device, a CPU 10 makes a DDR-SDRAM 24 store contents data read out from a recording medium such as a HDD 16, and makes a first nonvolatile memory 52 store contents data stored in the DDR-SDRAM 24 with the prescribed period.例文帳に追加

再生装置において、ＣＰＵ１０は、ＨＤＤ１６等の記憶媒体から読み出されたコンテンツデータをＤＤＲ−ＳＤＲＡＭ２４に記憶させるとともに、当該ＤＤＲ−ＳＤＲＡＭ２４に記憶されたコンテンツデータを所定の周期で第１不揮発性メモリ５２に記憶させる。 - 特許庁

To provide a device and a method for inputting the data of DDR SDRAM, capable of accurately arraying an input control signal and a data input operation.例文帳に追加

入力制御信号とデータ入力動作を正確に整列させることが可能なＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法。 - 特許庁

To provide a DDR-SDRAM interface circuit in which the loop-back test can be more exactly performed, and its testing method and its testing system.例文帳に追加

ループバック試験をより正確に行うことが可能なＤＤＲ−ＳＤＲＡＭインターフェース回路、その試験方法、その試験システムを提供すること。 - 特許庁

A DDR-SDRAM has an input buffer 1, a command decoder 2, a write-timing generating section 3, a write-buffer 4, a read-amplifier 5, a memory cell plate 6, and a data latch 7.例文帳に追加

ＤＤＲ−ＳＤＲＡＭは、入力バッファ１、コマンドデコーダ２、ライトタイミング発生部３、ライトバッファ４、リードアンプ５、メモリセルプレート６、及び、データラッチ７を有する。 - 特許庁

In a substrate and a connector, eight data lines are allocated to a point where 16 data lines are allocated in the case of the 16-bit DDR-SDRAM.例文帳に追加

基板およびコネクタでは、１６ビットＤＤＲ−ＳＤＲＡＭでは１６本のデータ線が割り当てられていた箇所に、８本のデータ線が割り当てられる。 - 特許庁

To provide a synchronization-type semiconductor storage device having a test mode suitable for a DDR SDRAM, which allows a test to be conducted even with an inexpensive tester with a slow operating frequency.例文帳に追加

動作周波数の遅い安価なテスタでも検査が可能な、ＤＤＲ ＳＤＲＡＭに適したテストモードを備える同期型半導体記憶装置を提供する。 - 特許庁

To raise further the upper limit of a frequency of an operation clock by increasing operation speed of a latency processing circuit, in s DDR type SDRAM performing pre-fetch processing.例文帳に追加

プリフェッチ処理を行うＤＤＲ形式ＳＤＲＡＭにおいて、レイテンシ処理回路の高速化を図り、動作クロックの周波数の上限をさらに上げる。 - 特許庁

The DLL circuit of DDR SDRAM is provided with a replica buffer for flight time compensation 36 in addition to a replica buffer for output buffer delay compensation 34.例文帳に追加

ＤＤＲ ＳＤＲＡＭのＤＬＬ回路において出力バッファの遅延補償用レプリカバッファ３４に加えてフライトタイム補償用のレプリカバッファ３６を備える。 - 特許庁

A memory interface circuit (3) can be connected to a DDR-SDRAM (6) which outputs a data strobe signal (DQS) and outputs read data (DQ) synchronously with this signal.例文帳に追加

メモリインタフェース回路（３）は、データストローブ信号（ＤＱＳ）と共にこれに同期してリードデータ（ＤＱ）を出力するＤＤＲ−ＳＤＲＡＭ（６）を接続可能である。 - 特許庁

Thus one frame memory is used, to be able to store two frames of data by using the frame memory and a DDR SDRAM and adjusting the number of bits of inputted image data and a clock frequency, so that the mounting area, occupied by the frame memory and the cost price, can be reduced.例文帳に追加

本発明によれば、フレームメモリとしてDDR SDRAMを使用して、入力される映像データのビット数及びクロック周波数を調整することによって、一つのフレームメモリを使用して２フレームのデータを記憶することができ、これにより、フレームメモリが占める実装面積を減少させることができ、さらに原価も節減することができる。 - 特許庁

After a power source is turned off during reproduction processing of contents dada by a player 30, when the power source is turned on again, the CPU 10 makes the DDR-SDRAM 24 store contents data stored in the first nonvolatile memory 52, and the player 30 performs reproduction processing of contents data stored in the DDR-SDRAM 24.例文帳に追加

そして、プレイヤ３０によるコンテンツデータの再生処理中に電源がオフされた後、再度電源がオンとなった場合、ＣＰＵ１０は、第１不揮発性メモリ５２に記憶されたコンテンツデータをＤＤＲ−ＳＤＲＡＭ２４に記憶させ、プレイヤ３０は、当該ＤＤＲ−ＳＤＲＡＭ２４に記憶されたコンテンツデータの再生再開処理を行う。 - 特許庁

To secure a latch margin at the time of converting input data which are fetched by the control of a data strobe signal into a clock signal control in a DDR(double data rate)-SDRAM(synchronous dynamic RAM).例文帳に追加

ＤＤＲ−ＳＤＲＡＭにおいて、データストローブ信号の制御で取り込んだ入力データをクロック信号制御に変換する際のラッチマージンを確保する。 - 特許庁

To make a chip size smaller and electric power consumption less by maximizing the margin for capturing data signals without increasing a wiring region of a data capturing section of a DDR SDRAM.例文帳に追加

ＤＤＲ ＳＤＲＡＭ のデータ取込み部の配線領域を増加させずに、データ信号の取込みマージンを最大に高め、チップサイズの縮小や消費電流の削減を図る。 - 特許庁

The two-chip/single-die switching device architecture includes an internal memory storage block on the single-die, an external memory storage interface to a double data rate synchronous dynamic random access memory (DDR SDRAM), an external memory manager, and a packet data transfer engine effecting packet data transfers between an internal memory store and the external DDR SDRAM memory.例文帳に追加

この２チップ／単一ダイの交換装置アーキテクチャは、単一ダイ上の内部記憶装置ブロック、ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＤＤＲ ＳＤＲＡＭ）への外部記憶装置インタフェース、外部記憶装置マネージャ、及び内部記憶装置と外部ＤＤＲ ＳＤＲＡＭ記憶装置との間でパケット・データの転送を実行するパケット・データ転送エンジンを含む。 - 特許庁

Also, when a decode-address of a memory cell array is taken in by the first command, increasing the number of pins is prevented by diverting a conventional command control pin of a SDR/DDR-SDRAM to an address pin.例文帳に追加

また、メモリセルアレイのデコードアドレスを第１のコマンドで取り込むにあたり、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭのコマンドコントロールピンをアドレスピンに転用してピン数の増加を防いでいる。 - 特許庁

If the frame date in each of the N frames is n bits and the memory space in the DDR-SDRAM chip is m, then P is an integer equal to or greater than N multiplied by (n/m).例文帳に追加

Ｎフレームの各フレームデータがｎビットで、ＤＤＲ−ＳＤＲＡＭチップ中のメモリスペースがｍである場合、ＰはＮ×（ｎ／ｍ）より得られる値より大きいか等しい整数である。 - 特許庁

To provide a data processor which has a structure to share a semiconductor storage circuit of a DDR-SDRAM or the like with a plurality of data processing circuits and is capable of preventing malfunction of the semiconductor storage circuit.例文帳に追加

ＤＤＲ−ＳＤＲＡＭ等の半導体記憶回路を複数のデータ処理回路で共有する構造で、半導体記憶回路の誤動作を防止できるデータ処理装置を提供する。 - 特許庁