「FIFOs」に関連した英語例文の一覧と使い方(2ページ目)

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FIFOsを含む例文一覧と使い方

該当件数 : 65件

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例文

The ATM cells are inputted in corresponding FIFOs 8a, 8b, based on the information value indicating the degree of priority and the VPI/VCI value held by the sort setting holding circuit 6 by an ATM cell sorting circuit 7.例文帳に追加

ＡＴＭセル振り分け回路７は、振り分け設定保持回路６が保持している優先度を表す情報値およびＶＰＩ／ＶＣＩ値にもとづいて、ＡＴＭセルを、対応するＦＩＦＯ８ａ，８ｂに入力させる。 - 特許庁

The packet (normal packet) arriving at one destination is stored in the FIFO corresponding to the destination and the packet (virtual multicast packet) copied on the downstream of the shaping part 100 and arriving at two destinations is stored in one of the FIFOs.例文帳に追加

到着先が一つのパケット(通常パケット)をその宛先に応じたFIFOに、シェーピング部100下流でコピーされ二つの宛先に到着するパケット(仮想マルチキャストパケット)を何れかのFIFOに蓄積する。 - 特許庁

The packet interval adjusters 8-1 to 8-n receive packets from the reception packet FIFOs 3-1 to 3-n of each line, and adjust a location of the first bite of each of the reception packets by responding to an inter-packet gap of the packet interval information.例文帳に追加

パケット間隔調整部８−１〜８−ｎは、各系統の受信パケットＦＩＦＯ３−１〜３−ｎからパケットを受けて、そのパケットの先頭バイト位置を、パケット間隔情報のＩＰＧに対応させて調整する。 - 特許庁

In such a case, the clock to be used for A/D conversion and writing to the digital filter, the linear interpolation circuit and the FIFOs is set to a rate at which the A/D conversion characteristics of the wide dynamic range can be obtained regardless of a system-specific symbol rate.例文帳に追加

ここで、ＡＤ変換、デジタル・フィルタ、線形補間回路、及びＦＩＦＯへの書き込みに使用するクロックを、システム固有のシンボル・レートに関係なく、広ダイナミックレンジのＡＤ変換特性を得ることが可能なレートにする。 - 特許庁

例文

Then, the Isoc packet to be transferred in the Isoc transfer mode and the Asyn packet to be transferred in the Asyn transfer mode are stored in separate FIFOs 38a, 38b, respectively and inputted/outputted to separate DMA I/Fs 39a, 39b, respectively.例文帳に追加

そして、Isoc転送モードで転送されるIsocパケットとAsyn転送モードで転送されるAsynパケットをそれぞれ別々のＦＩＦＯ３８ａ、３８ｂに格納し、それぞれ別々のＤＭＡＩ／Ｆ３９ａ、３９ｂに入出力するようにした。 - 特許庁

例文

In a PC peripheral apparatus (printer) having respective receiving and transmitting FIFOs, when recognizing that transfer in a high-speed mode (HS mode) is performed by negotiation with a host, the transmitting FIFO is changed over to the receiving FIFO in time of reception transfer requirement.例文帳に追加

受信用、送信用のＦＩＦＯをそれぞれ所有するＰＣ周辺機器（プリンタ）において、ホストとのネゴシエーションで高速モード（ＨＳモード）での転送になることを認識すると、受信転送要求時に送信用ＦＩＦＯを受信用に切り替える。 - 特許庁

A first step configuration configured on the reconfigurable circuit includes run-length compression circuits 102a and 102b of two ways for parallel processing and FIFOs 108a and 108b which hold the output data from the circuits, respectively.例文帳に追加

再構成可能回路に構成する第１段階のコンフィギュレーションには、並列処理のための２系統のランレングス圧縮回路１０２ａ及び１０２ｂと、それら各回路の出力データをそれぞれ保持するＦＩＦＯ１０８ａ及び１０８ｂとが含まれる。 - 特許庁

In response to the write command and a precharge command, the control signal generating circuit 32 generates active enable signals ϕWBA0 and ϕWBA1 and the read preamplifier and write buffers 9a and 9b write data stored in FIFOs 8a and 8b to memory cells 1a and 1b.例文帳に追加

ライトコマンド、プリチャージコマンドに応答して、制御信号発生回路３２は活性のイネーブル信号φＷＢＡ０，φＷＢＡ１を発生し、リードプリアンプ＆ライトバッファ９ａ，９ｂは、ＦＩＦＯ８ａ，８ｂに記憶されたデータをメモリセル１ａ，１ｂへ書込む。 - 特許庁

The transmitting means transmits the digital image signals stored in the FIFOs 108 to 110 while a horizontal synchronization signal for measuring horizontal timing should be transmitted to the image display device at the time of drawing a picture in the image display device.例文帳に追加

上記伝送手段は、画像表示装置で画面を描画する際に水平方向のタイミングを計るための水平同期信号を該画像表示装置に伝送すべき期間に、ＦＩＦＯ１０８〜１１０に蓄えられたデジタル画像信号を伝送する。 - 特許庁

例文

The CPU modules (8-1 to 8-n) writes only data addressed to themselves to receiving FIFOs 23-1 to 23-n and only CPU modules (8-1 to 8-n) having received from the data from the peripheral function part 4 allow CPUs 11-1 to 11-n to perform interruption processings.例文帳に追加

ＣＰＵモジュール８−１〜８−ｎでは、自分宛のデータのみを受信ＦＩＦＯ２３−１〜２３−ｎに書き込み、周辺機能部４からデータを受け取ったＣＰＵモジュール８−１〜８−ｎにおいてのみ、ＣＰＵ１１−１〜１１−ｎに割り込み処理を行わせる。 - 特許庁

例文

Digital input signals 100 and 200 of two channels with the different transmission rates are written into FIFOs 311 and 312 by making them redundant at the respective transmission rates, are read at a fixed time interval at quad-speed of the faster transmission rate to be synthesized by MUX 33 and '0' is inserted between pieces of data.例文帳に追加

伝送速度が異なる２チャンネルのデジタル入力信号100，200をＦＩＦＯ３１１，３１２に各伝送速度で冗長化して書き込み、伝送速度の速い方の４倍速にて一定時間間隔で読み出してＭＵＸ３３で合成しデータの間に‘０’を挿入する。 - 特許庁

The error diffusion arithmetic circuits 901 and 902 are provided with error FIFOs 922 and 932 for holding the value of said error and in order to use the value for error diffusion processing in the next clock timing, said error diffusion processing to the plurality of continuous pixels is simultaneously performed in parallel.例文帳に追加

これら誤差拡散演算回路９０１，９０２には、それぞれ上記の誤差の値を保持する誤差ＦＩＦＯ９２２，９３２を備え、次のクロックタイミングにおける誤差拡散処理で用いるため、連続する複数の画素に対する前記誤差拡散処理を同時並列処理可能にする。 - 特許庁

In this case, output from the output of the memory control units 501-504 to that of the image editing processor 506 operates by a single mode clock, frequency conversion to the succeeding final clock is made by using FIFOs 520-527, and LDs are turned on/off at ON/OFF control units 512-515, and emission data for detecting synchronization are given.例文帳に追加

その際、メモリコントロール部５０１〜５０４の出力から、画像編集処理部５０６の出力までは単一ＣＬＫで動作し、ＦＩＦＯ５２０〜５２７を用いて以降の最終クロックへの周波数変換を行い、ＯＮ／ＯＦＦ制御部５１２〜５１５においてＬＤのＯＮ／ＯＦＦ、同期検出用の発光データの付与が行われる。 - 特許庁

The read of FIFOs 41 to 44 is processed in a time 1/4 time as long as a write time T and after a rearranging circuit 45 rearranges read data of respective channels to a 32-bit width so that the data will not be discontinuous, the data are written to one buffer on a write side between buffers 46 and 47 for PCI bus transfer.例文帳に追加

ＦＩＦＯ４１〜４４の読み出しは書き込み時間Ｔの１／４の時間で処理し、読み出した各チャンネルのデータを不連続にならないように、並べ替え回路部４５により３２ビット幅に並べ替えられてからＰＣＩバス転送用のバッファ４６及び４７のうち、書き込み側となっている一方のバッファに書き込む。 - 特許庁

例文

A reply data sending-out part 60a when judging that effective reply data are present in the reply sending-out order registration FIFO 50a reads reply data out of reply data storage FIFOs 30a to 33a in the sequence registered in the replay sending-out order registration FIFO 50a and sends them out to a chipset 2 through an asynchronous interface 600a.例文帳に追加

リプライデータ送出部６０ａはリプライ送出順登録ＦＩＦＯ５０ａに有効なリプライデータが存在すると判断した場合はリプライ送出順登録ＦＩＦＯ５０ａに登録してある順番に従いリプライデータ格納ＦＩＦＯ３０ａ〜３３ａからリプライデータを読み出しチップセット２に非同期インターフェイス６００ａを介して送出する。 - 特許庁

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