「LATCH」に関連した英語例文の一覧と使い方(134ページ目) - Weblio英語例文検索

The storage body is composed so that joints of at least three plane members connected to each other among each polygonal shape plane member composing each surface of a polyhedron can be separated and the three plane members can be developed to a plane-shape and the storage article has a latching and holding means to latch and hold the separated joints to each other in a state assembled in a nearly polyhedron shape.例文帳に追加

本発明の収納体は、多面体の各表面を構成する各多角形状の平面部材のうち、互いに連結された少なくとも３つの平面部材の連結部分を分離して、前記少なくとも３つの平面部材を平面状に展開し得るように構成するとともに、前記分離した連結部分を、ほぼ多面体状に組み立てた状態で互いに掛止させて保持するための掛止保持手段を備えている。 - 特許庁

The latch circuit has a loop structure in which an output of a first element is electrically connected to an input of a second element and an output of the second element is electrically connected to an input of the first element through a second transistor.例文帳に追加

第１の素子の出力は第２の素子の入力に電気的に接続され、第２の素子の出力は第２のトランジスタを介して第１の素子の入力に電気的に接続されるループ構造を有するラッチ回路であって、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、ラッチ回路のデータを保持することができる。 - 特許庁

An initiator includes: an SIO control section 20 for outputting to a target 2 an ADJUST signal indicating an input delay detection mode of serial data; an input delay detection circuit 53 for detecting an input delay value of serial data output from the target 2; and a delay adjustment circuit 57 for adjusting a latch timing of serial data output from the target 2 on the basis of an input delay value detected by the input delay detection circuit 53.例文帳に追加

イニシエータは、ターゲット２に対してシリアルデータの入力遅延検出モードであることを示すＡＤＪＵＳＴ信号を出力するＳＩＯ制御部２０と、ターゲット２から出力されるシリアルデータの入力遅延値を検出する入力遅延検出回路５３と、入力遅延検出回路５３によって検出された入力遅延値に基づいて、ターゲット２から出力されるシリアルデータのラッチタイミングを調整する遅延調整回路５７とを含む。 - 特許庁

This device comprises bit lines, plural word lines arranged perpendicularly to these bit lines, plural memory cells arranged respectively at intersection regions of the bit lines and the word lines, a storing circuit having at least two latches latching data, and a program data discriminating circuit setting the bit lines to either of program voltage and program prohibiting voltage depending on a logic state of data latched by the latch by programming operation.例文帳に追加

ビットラインと、このビットラインに対して垂直に配列された複数本のワードラインと、前記ビットラインと前記ワードラインの交差領域にそれぞれ配列された複数個のメモリセルと、それぞれが対応する入出力ラインに接続され、データをラッチする少なくとも２つのラッチを有する貯蔵回路と、前記ラッチにラッチされたデータの論理状態によりプログラム動作で前記ビットラインをプログラム電圧及びプログラム禁止電圧のうちの一つに設定するプログラムデータ判別回路とを含む。 - 特許庁

A size relation of current flowing in a MOS transistor QN1 of a discrimination object, which constitutes the drive inverter DI or the feedback inverter FI, with respect to current flowing in the current source I1 is discriminated based on presence or absence of inversion of a data value held in the latch node a1.例文帳に追加

データ保持回路は、ドライブインバータＤＩとフィードバックインバータＦＩの巡回的接続からなるラッチ回路と、ラッチ回路の少なくとも１つのラッチノードａ１に接続された電流源Ｉ１とを備え、ドライブインバータＤＩまたはフィードバックインバータＦＩを構成している判別対象ＭＯＳトランジスタＱＮ１に流れる電流の電流源Ｉ１に流れる電流に対する大小関係を、ラッチノードａ１に保持されているデータ値の反転の有無に基づいて判別するように構成されている。 - 特許庁