「LATCH」に関連した英語例文の一覧と使い方(133ページ目) - Weblio英語例文検索

The imaging apparatus is provided with a bypass circuit 200A comprising an inversion circuit 27 including an inverter for receiving the latching results from a latch circuit 25 while inverting, a switch 29 including a field effect transistor for turning on/off current supply to a bypass resistor 28 provided in the bypass circuit 200A, and a driver control circuit 30 for turning the switch 29 on/off depending on a strobe signal thereto.例文帳に追加

ラッチ回路２５のラッチ結果を反転して入力するインバータからなる反転回路２７と、該バイパス回路に設けたバイパス抵抗２８への電流をＯＮ／ＯＦＦさせる電界効果トランジスタからなるスイッチ２９と、該スイッチへ２９のストローブ信号に応じてスイッチのＯＮ／ＯＦＦを制御するドライバ制御回路３０とで構成されるバイパス回路２００Ａを設ける。 - 特許庁

To make needles flow of through current preventable by performing amplifying operation keeping an indefinite potential in a sense amplifier as it is, in a memory circuit performing such control that an output buffer is connected directly to a sense amplifier circuit, the sense amplifier circuit is utilized as an output data latch, and the sense amplifier circuit is brought into an operation state even at the time of other than read-out.例文帳に追加

センスアンプ回路に直接出力バッファを接続して、センスアンプ回路を出力データラッチとして利用し、データ読出し時以外にもセンスアンプ回路を動作状態とするような制御を行なう方式のメモリ回路において、センスアンプ回路が不確定な電位のまま増幅動作することによって不要な貫通電流が流れるのを防止できるようにする。 - 特許庁

This color calibration warning device 100 comprises a sensor device 302 for detecting a test image for obtaining a measured color value, a memory device 304 for storing an ideal color value, a comparing device 306 for comparing a measured color value with the ideal color value, a latch device 308 for selectively latching an output of the comparing device 306, and a display device 102 for indicating the latched output to a user.例文帳に追加

カラー校正警報装置１００は、測定カラー値を得るためテスト画像を検出するセンサ装置３０２と、理想カラー値を保存するメモリ装置３０４と、測定したカラー値と理想カラー値を比較する比較装置３０６と、比較装置の出力を選択的にラッチするラッチ装置３０８と、ラッチされた出力をユーザに表示する表示装置１０２で構成されている。 - 特許庁

This liquid crystal display device driving circuit is provided with a display data latch for latching display data from a memory, a gamma decoder for receiving a plurality of gradation voltages and selecting and outputting one of the plurality of gradation voltages in response to the display data, and a driver cell circuit for receiving an output voltage of the gamma decoder and generating an output voltage to be applied to a liquid crystal display device.例文帳に追加

メモリからディスプレイデータをラッチするディスプレイデータラッチ、複数の階調電圧を受信し、ディスプレイデータに応答して複数の階調電圧のうち何れか一つを選択して出力するガンマデコーダ及びガンマデコーダの出力電圧を受信し、液晶表示装置に印加される出力電圧を発生させるドライバセル回路を備える液晶表示装置駆動回路である。 - 特許庁

The blind bracket is equipped with a bracket body 12 and a latch member 14 slidably supported by the bracket body 12 and interlocking the blind supporting frame together with the bracket body 12, a supporting member 16 slidably supporting the bracket body 12 is provided, and the supporting member 16 is fixed to a fixed mounting section to enable the bracket body 12 to slide to a fixed mounting surface 22.例文帳に追加

ブラケット本体１２と、ブラケット本体１２に摺動可能に支持されて、ブラケット本体１２と共にブラインド支持枠を係止する掛止部材１４とを有し、さらに、ブラケット本体１２をスライド自在に支持する支持部材１６が設けられ、支持部材１６を固定取付部に固定することによって、ブラケット本体１２が固定取付面２２に対してスライド可能となっている。 - 特許庁

An RGB selector system is employed in two horizontal driving circuits 13U, 13D by storing three pieces of digital data respectively in sampling latch circuits, performing three times of conversion processing to analog data in a digital-analog conversion circuit in common use during one horizontal period (H), time-dividedly selecting three pieces of analog data within the horizontal period, and outputting the same to a data line (signal line).例文帳に追加

２つの水平駆動回路１３Ｕ、１３Ｄにおいては、３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に共用のデジタルアナログ変換回路で３回アナログデータへの変換処理を行い、３つのアナログデータを水平期間内で時分割的に選択してデータライン（信号線）に出力することによりＲＧＢセレクタ方式を採用している。 - 特許庁

In the semiconductor memory device compressing data read from a memory cell in synchronization with a rise edge of a first external clock signal, the timing of controlling a latch circuit and an output buffer circuit connected to a data bus transmitting the summary result is synchronized with a rise edge of a second external clock signal and a rise edge of a third external clock signal.例文帳に追加

第１の外部クロック信号の立ち上がりエッジに同期してメモリセルからの読み出しデータの縮約を行う半導体記憶装置において、縮約結果を伝送するデータバスに接続されるラッチ回路及び出力バッファ回路の制御タイミングを、それぞれ第２の外部クロック信号の立ち上がりエッジ、第３の外部クロック信号の立ち上がりエッジに同期するタイミングとした。 - 特許庁

This offset cancel circuit comprises: a differential amplifier circuit 1 which outputs a first output signal SO corresponding to a differential input signal; a latch 2 which holds a second output signal LO corresponding to the first output signal SO; and an offset control circuit 3 which supplies, to the differential amplifier circuit 1, an offset cancel signal REF for performing offset adjustment of the differential amplifier circuit 1.例文帳に追加

本発明によるオフセットキャンセル回路は、差動入力信号に応じた第１出力信号ＳＯを出力する差動増幅回路１と、第１出力信号ＳＯに応じた第２出力信号ＬＯを保持するラッチ２と、差動増幅回路１のオフセット調整を行うためのオフセットキャンセル信号ＲＥＦを、差動増幅回路１に供給するオフセット制御回路３とを具備する。 - 特許庁

In an output circuit (6) that converts read parallel data into serial data to output the data, among a plurality of serially connected storage circuits operated in synchronization with clock signals for data conversion, a first storage circuit constitutes a storage stage by one latch (33 and 24, 34 and 24), and other storage circuits constitute storage stages by master and slave latches (30, 31, and 32).例文帳に追加

読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。 - 特許庁

To easily and appropriately prevent latch-up from being caused in an IC (semiconductor integrated circuit) provided in an image reading apparatus due to charging of an original platen, in the image reading apparatus in which an original placed on or conveyed onto the original platen is irradiated with light emitted from a light source and image data of the original are produced according to reflected light from the original.例文帳に追加

原稿台上に載置または搬送された原稿に光源から出射された光を照射し、原稿からの反射光に基づいて上記原稿の画像データを生成する画像読取装置において、原稿台の帯電に起因してこの画像読取装置に備えられるＩＣ（半導体集積回路）にラッチアップが生じることを容易かつ適切に防止する。 - 特許庁

A jitter removing circuit removes the jitter of a reference clock 51, and includes: a latch circuit 12 which detects edges of the reference clock 51 in synchronism with a sampling clock 52; a counter 13 which counts edge intervals of the reference clock 51; and a phase adjustment circuit 14 which adjusts a phase of the reference clock 51 on the basis of the number of counts of the respective edge intervals.例文帳に追加

本発明にかかるジッタ除去回路は、基準クロック５１のジッタを除去するジッタ除去回路であって、サンプリングクロック５２に同期して基準クロック５１のエッジを検出するラッチ回路１２と、基準クロック５１のエッジ間隔をカウントするカウンタ１３と、各エッジ間隔のカウント数に基づいて基準クロック５１の位相を調整する位相調整回路１４と、を備える。 - 特許庁

When a closing lever 25 is pulled by a wire, the pin 35 of the closing lever 25 is moved toward a latch plate 19 at a predetermined angle along the inclined edge 36a of a guide hole 36, so that the closing lever 25 takes a shorter way than if it is moved linearly along the pulling direction of the wire, whereby the amount of stroke of the wire can be reduced.例文帳に追加

クローズレバー２５がワイヤにて引っ張られた際に、クローズレバー２５のピン３５がガイド孔３６の傾斜縁３６ａに沿って所定の角度でラッチプレート１９側へ移動するため、クローズレバー２５をワイヤ４の引っ張り方向に沿って直線的に移動させる場合に比べて、いわゆる「近道」を移動することになり、ワイヤのストローク量を短縮化することができる。 - 特許庁

A TFCI(Transport Format Combination Indicator) latch/ comparison section 1-1 latches a TFCI resulting from decoding a TFCI code word from a transmitter for a Transmission Time Interval (TTI) and compares the just preceding TFCI with the current TFCI, gives a STOP signal to a parameter arithmetic circuit 15-1 to stop parameter arithmetic processing when they are the same with each other.例文帳に追加

送信装置からのチャネルフォーマット組合せ指標符号語（ＴＦＣＩ Code Word）を復号したフォーマット組合せ指標（ＴＦＣＩ）を単位データ伝送時間間隔（ＴＴＩ）の間、ＴＦＣＩ保持・比較部１−１で保持し、直前のＴＦＣＩと現在のＴＦＣＩとを比較し、同一の場合、パラメータ演算回路１５−１にＳＴＯＰ信号を送出してパラメータ演算処理を停止させる。 - 特許庁

A multiplexer circuit 40 multiplexes TxCLAV signals outputted from a plurality of PHY #0-#N of a PHY 50, an ATM layer chip 10 receives the multiplexed signal, a latch circuit 30 latches a TxADDR signal of a selected transmission destination PHY by one cell time as a routing signal 7 to control a Banian routing circuit 20 so as to transmit transmission data 6 to a selected PHY.例文帳に追加

ＰＨＹ５０の複数のＰＨＹ＃０〜＃Ｎから出力されるＴｘＣＬＡＶ信号を、多重回路４０により多重してＡＴＭレイヤｃｈｉｐ１０に取り込み、選択された送信先ＰＨＹのＴｘＡＤＤＲ信号をラッチ回路３０により１セル時間ラッチし、それをルーティング信号７としてバニヤン型ルーティング回路２０を制御し、送信データ６を選択されたＰＨＹに送信する。 - 特許庁

An imaging apparatus comprises an LD drive section for latching each pixel by a data latch signal, i.e., latching pixel data for each LED, and driving a corresponding LED in synchronism with a strobe signal STB wherein image quality is enhanced through smoothing by varying the emission start timing at the LD drive section while keeping a constant emission time (constant emission duty ratio) among respective LEDs.例文帳に追加

画像形成装置のＬＤ駆動部は、データラッチ信号で画素毎、すなわち、ＬＥＤ毎に画素データをラッチし、ストローブ信号ＳＴＢに同期して対応するＬＥＤを駆動させるが、ＬＤ駆動部で、各ＬＥＤの発光時間を一定にした状態（発光デューティ比を一定にした状態）で、発光開始時期を、変化させることで、スムージング処理の画質を向上させている。 - 特許庁

To provide a static timing verification method, capable of verifying half-period transfer and one-period transfer in original transfer modes, respectively, when the respective transfers are included on the same path in a LIS including a synchronous circuit composed of a latch circuit that is a target circuit of static timing verification, which is configured in the form of including a software macro circuit and a hardware macro circuit.例文帳に追加

静的タイミング検証の対象回路であるラッチ回路で構成される同期回路がソフトマクロによる回路とハードマクロによる回路とが混在する形で構成されるＬＳＩにおいて、同一パス上に半周期転送と１周期転送とが混在する場合に、それぞれの転送を本来の転送態様で検証することを可能にする静的タイミング検証方法を得ること。 - 特許庁

The counter circuit 59 transmits the number of clocks to a detected binarized signal from an X signal binarized circuit 56 to an X coordinate latch circuit 61 as an X coordinate signal Cox in the X coordinate detection period Tx and transmits the number of clocks to the detected binarized signal from a Y signal binarized circuit 57 as a Y coordinate signal Coy in the Y coordinate detection period Tdy.例文帳に追加

カウンタ回路５９は、Ｘ座標検出期間Ｔxには、Ｘ信号２値化回路５６からの検出２値化信号までのクロック数をＸ座標信号ＣoxとしてＸ座標ラッチ回路６１に送出し、Ｙ座標検出期間Ｔdyには、Ｙ信号２値化回路５７からの検出２値化信号までのクロック数をＹ座標信号ＣoyとしてＹ座標ラッチ回路６２に送出する。 - 特許庁

The PLL lock detection circuit comprises a continuity detection unit for detecting whether a PLL lock state is continued for a few hours or not and a continuity detection unit for determining whether a PLL unlock state is continued for a few hours or not, PLL lock states are simultaneously detected by the continuity detection units and an R-S latch unit is provided for holding results of the detections.例文帳に追加

ＰＬＬロック状態が数Ｈ連続して継続しているかどうかの検出を行う連続性検出部と、ＰＬＬアンロック状態が数Ｈ連続して継続しているかどうかの判定行う連続性検出部を備え、これら連続性検出部によってＰＬＬのロック状態が同時に検出され、その検出結果を保持するＲ−Ｓラッチ部を備えている。 - 特許庁

This semiconductor device is provided with a first memory circuit including a memory cell and a redundant memory cell, a second memory circuit for storing the address of a defective memory cell included in the first memory circuit, a holding circuit including a latch circuit, a replacement circuit for replacing the defective memory cell by a redundant memory cell, and an inspection circuit for writing the information of the second memory circuit in the holding circuit.例文帳に追加

本発明は、メモリセルと冗長メモリセルを含む第１の記憶回路と、第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、ラッチ回路を含む保持回路と、不良メモリセルを冗長メモリセルに置き換える置き換え回路と、第２の記憶回路の情報を保持回路に書き込む検査回路とを有する半導体装置を提供する。 - 特許庁

To provide a latch mechanism for latching in interlocking with rotation of a cover member provided to hold a card such as IC card, SD card etc.; a lowered and miniaturized connector for a card having an erroneous operation prevention mechanism to guide the cover member to a normal position for a base member when closed; and a thin and small information terminal apparatus using the miniaturized connector for a card.例文帳に追加

ＩＣカードやＳＤカード等のカードを保持するように設けられたカバー部材の回動に連動してラッチするラッチ機構と、閉合時にベース部材に対してカバー部材を正常位置に導く誤操作防止機構とを有する低背化された小型のカード用コネクタを得ると共に、この小型化されたカード用コネクタを用いる薄型で小型の情報端末機器を得る。 - 特許庁

An inverter circuit for inverting a sense amplifier activation signal or the inversion signal thereof and applying the inverted signal to the substrate of each transistor for precharge is provided, an nMOSFET source terminal of each inverter circuit is connected to an output node of the latch circuit, and reuses substrate leak current caused to flow to the output node from the substrate of each transistor for precharge through an nMOSFET during precharging.例文帳に追加

センスアンプ活性化信号又はその反転信号を反転して各プリチャージ用トランジスタの基板に印加するインバータ回路を備え、各インバータ回路のｎＭＯＳＦＥＴのソース端子はラッチ回路の出力ノードに接続され、プリチャージ時に各プリチャージ用トランジスタの基板からｎＭＯＳＦＥＴを介して出力ノードに流れる基板リーク電流を再利用する。 - 特許庁

Overcurrent limiting characteristics are enhanced even when the output voltage VOUT lowers through overcurrent limitation by such an arrangement as the apparent oscillation frequency is lowered by skipping an arbitrary number of pulses being entered to the set terminal of an SR latch upon the occurrence of an ovecurrent thereby reducing the impact by response lag of an overcurrent detection comparator.例文帳に追加

過電流になったらＳＲ−ラッチのセット端子に入力されるパルスを任意の数だけスキップさせることにより見かけ上の発振周波数を低減させ、過電流検出コンパレータの応答遅延による影響を低減するような構成にすることで、過電流制限が動作して出力電圧ＶＯＵＴが低下した場合でも過電流制限の特性を向上させている。 - 特許庁

When pre-charge interrupt is inputted in half way of CAS access, interrupt is not applied to a column selection signal or data of a data bus line locally, but interrupt is applied to a pre-decoder strobe signal by minimizing master clock latch by buffers 10, 20, 40 and a delay time to interrupt internal instruction-enable.例文帳に追加

カス（ＣＡＳ）アクセス途中にプリチャージインタラプトが入力されたとき、これをローカル（ｌｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスラインのデータにインタラプトを掛けることではなく、バッファ１０、２０、４０でマスタークロックラッチ（ｍａｓｔｅｒ ｃｌｏｃｋ ｌａｔｃｈ）と、インタラプト内部命令イネーブルまでのディレイ時間を最少化してプリデコーダストローブ信号にインタラプトを掛ける。 - 特許庁

The D flip-flop consists of series connection of two clocked CMOS inverters and 2-input 2-output clocked CMOS inverters in place of two clocked CMOS static latch circuits each consisting of a MOS inverter, which is simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other.例文帳に追加

Ｄフリップフロップは、２つのクロックドＣＭＯＳインバータと１つのＭＯＳインバータとによりなるクロックドＣＭＯＳスタティックラッチ回路を２つ直列に接続したＤフリップフロップにおいて、互いに逆相関係にある２相クロックパルスに同期して同時にＯＮ／ＯＦＦするクロックドＣＭＯＳインバータどうしを、それぞれ、２入力２出力クロックドＣＭＯＳインバータと置換してなるものである。 - 特許庁

By making the output X zero for a latch 33 at the time of frequency pull-in, based on a phase error signal E, the oscillation clock frequency of a VFO(variable frequency oscillator) is controlled by using the result of the addition of the output G of a constant multiplier 31 and the output Y of an accumulator 34 which is the accumulated result of the output of another constant multiplier 32.例文帳に追加

周波数引き込み動作時にはイネーブル付きラッチ３３の出力Ｘを０にすることで、位相誤差信号Ｅに基づき、定数乗算器３１の出力Ｇと、他の定数乗算器３２の出力の累算結果であるアキュムレータ３４の出力Ｙとの加算の結果を用いて、ＶＦＯ（可変周波数発振器）の発振クロック周波数を制御する。 - 特許庁

Furthermore, the master-side latch circuit includes a first differential circuit which is on-off controlled on the basis of an input signal, a second differential circuit provided between a common source of the first differential circuit and one drain and on-off controlled on the basis of the control signal, and a third differential circuit storing an intermediate signal generated on the basis of the first and second differential circuits.例文帳に追加

さらに、マスター側ラッチ回路は、入力信号に基づいてオンオフ制御される第１の差動回路と、第１の差動回路の共通ソースと、一方のドレインとの間に設けられ、制御信号に基づいてオンオフ制御される第２の差動回路と、第１及び第２の差動回路に基づいて生成された中間信号を保持する第３の差動回路と、を備える。 - 特許庁

A pair of surface side edge stripe lug sections 2 are formed in parallel on the surface of a plate, a pair of latch holes 3 are provided between a pair of surface side edge stripe lug sections 2, and a back side center lug section 4 is provided nearly at the center section of the back face of the plate to form this roof material 1.例文帳に追加

板材の表側面に、一対の表側縁部線条突起部２が並列に形成され、この一対の表側縁部線条突起部２の間に、一対の掛止孔３を設ける一方、板材の裏側面の略中央部に、裏側中央突起部４を設けて屋根材１を構成し、一の屋根材１の上に他の２つの屋根材１の一部を重ね合わせるように配置する。 - 特許庁

The second surface of the latch arm is abutted to the outer peripheral surface (202) of the part to be engaged of the actuator when the first surface and the actuator are engaged.例文帳に追加

この発明に係る磁気ディスク装置はイナーシャラッチ機構（７０）を備え、ラッチアーム（72）はアクチュエータ（１８）と係合する際に、アクチュエータの被係合面（201）とほぼ平行となる第一の面（110）と、第一の面に隣接し、そのなす角度が０°〜１８０°である第二の面（101）と、第二の面に隣接する第三の面（103）を備え、第一の面とアクチュエータが係合する際に、ラッチアームの第二の面がアクチュエータの被係合部の外周面（202）と当接するように構成している。 - 特許庁

The flip-flop comprises: a pulse generation part for generating a pulse for synchronizing the operation of the flip-flop; a multiplexer to which data, scan input and a scan enable signal is input and which selects and outputs the data or scan input in response to the scan enable signal; and a latch part for synchronizing the data or scan input output from the multiplexer part with a pulse signal and transmitting it to outside.例文帳に追加

フリップフロップの動作を同期させるためのパルスを生成するためのパルス生成部、データ、スキャン入力及びスキャンイネーブル信号を入力され、スキャンイネーブル信号に応答して、データ及びスキャン入力のうち、何れか一つを選択して出力するマルチプレクサと、マルチプレクサ部から出力されるデータまたはスキャン入力をパルス信号に同期して、外部に伝達するラッチ部とを備えるフリップフロップである。 - 特許庁

The hold memory circuit 24 is provided with: a delay circuit for delaying an inputted horizontal synchronizing signal LS; a hold latch cell for latching display data DR, DG and DB on the basis of the horizontal synchronizing signal LS delayed by the delay circuit; and a control circuit for outputting an output timing signal LSOUT to the switch circuit 28 when the horizontal synchronizing signal LS delayed by the delay circuit is inputted.例文帳に追加

ホールドメモリ回路２４は、入力された水平同期信号ＬＳを遅延させる遅延回路と、遅延回路により遅延された水平同期信号ＬＳに基づいて表示データＤＧ・ＤＢ・ＤＢをラッチするホールドラッチセルと、遅延回路により遅延された水平同期信号ＬＳが入力されるとスイッチ回路２８に出力タイミング信号ＬＳＯＵＴを出力するコントロール回路とを備える。 - 特許庁

A precise absolute type encoder unit 60 includes: a control unit 100 electrically connected to the increment-type encoder 140 to generate a control signal for the increment-type encoder; a comparator 160 electrically connected to the output of the increment type encoder to generate a first pulse signal; and a latch device 180 electrically connected to the output of the comparator to generate a second pulse signal by latching a first generated pulse signal.例文帳に追加

高精度絶対型エンコーダ装置６０には増分型エンコーダ１４０へ電気接続され、増分型エンコーダへ制御信号を発生する制御装置１００、増分型エンコーダ出力へ電気接続され、第１パルス信号を発生する比較器１６０、比較器出力へ電気接続され、発生する第１パルス信号をラッチすることにより、第２パルス信号を発生させるラッチ装置１８０が含まれる。 - 特許庁

The semiconductor device having a trench isolation structure is constituted by forming at least one well region and an MOS type transistor at the high power supply voltage circuit part, and a carrier capturing region composed of a silicon region whose crystallinity is broken by argon ion implantation of high energy or the like and a region into which heavy metal such as gold is implanted is formed and disposed at an end of a well region so as to prevent a latch-up.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部にラッチアップを防止するために高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域を形成し、配置する。 - 特許庁

The common electrode drive circuit includes a unit control circuit 152 corresponding to each common electrode 108, and each unit control circuit 152 includes a transmission gate 52 that is turned on when a scanning line immediately above or immediately below is selected, and a latch circuit 60 latching a voltage just before the transmission gate 52 is turned off and holding the common electrode 108 at the inverted voltage.例文帳に追加

ここで、コモン電極駆動回路は、各コモン電極１０８に対応した単位制御回路１５２を有し、各単位制御回路１５２は、１行上または１行下の走査線が選択されたときにオン状態となるトランスミッション・ゲート５２と、トランスミッション・ゲート５２がオフ状態となる直前の電圧を取り込んで、コモン電極１０８をその反転電圧に保持するラッチ回路６０と、を有する。 - 特許庁

The semiconductor device 100 having functional modules 101 to 103, includes a monitor signal selector 106 to which a plurality of monitor signals showing internal states are input through a transfer path other than the internal bus 104, a serial communication module 107 which outputs a monitor signal selected by the monitor signal selector 106 to the outside, and a latch means of holding the plurality of monitor signals respectively in accordance with a trigger.例文帳に追加

機能モジュール１０１〜１０３を備えた半導体デバイス１００であって、内部の状態を示す複数のモニタ信号が、内部バス１０４とは異なる転送経路を介して入力されるモニタ信号セレクタ１０６と、モニタ信号セレクタ１０６によって選択されたモニタ信号を外部へ出力するシリアル通信モジュール１０７と、複数のモニタ信号の各々をトリガに応じて保持するラッチ手段とを有する。 - 特許庁

LED pixel module 120 is provided with four pixels 122 composed of RGB three pixels respectively, a current driver device 212 having a straight output port to drive these pixels and send straight data to the following pixel module one by one, inverters 214 and 216 to transfer data rock of latch 210 and the address input of EEPROM 218 to the following pixel module and these electric source 220.例文帳に追加

ＬＥＤピクセルモジュール１２０は、各々ＲＧＢの３画素で構成される４個のピクセル１２２と、これらのピクセルを駆動し、かつ直列データを後続のピクセルモジュールに順次に送信するための直列出力ポートを有する電流ドライバー装置２１２と、ラッチ２１０のデータクロック及びＥＥＰＲＯＭ２１８のアドレス入力を後続のピクセルモジュールに伝送するためのインバータ２１４，２１６と、これらの電源２２０を備える。 - 特許庁

In a power-on state, the roller pin 72a presses the tip 102 of the latch 91.例文帳に追加

投入シャフト８１と、これに固定され可動接点に連動するメインレバー１１と、遮断ばねと、サブシャフト７０と、これに固定されたサブレバー７１およびラッチレバー７２と、その先端に取り付けられたローラピン７２ａと、ラッチ９１と、それを付勢するラッチ復帰ばね９１ａと、ラッチ９１に固定したラッチピン９１ｂと、ラッチピン９１ｂにラッチピン９１ｂの径方向に移動可能に配置したラッチピン９１ｂの外径より大きい内径を持つリング５２を有する。 - 特許庁

A darkening detection circuit 30A is realized with a layout area suppressed to minimum, using a simple circuit configuration added to a simple digital circuit, for example, a latch circuit 32 consisting of one NAND circuit 41, one inverter 42, and two switch elements 43 and 44, using the existing DAC18, comparator 21, and AND circuit 22 used with column parallel ADC.例文帳に追加

列並列ＡＤＣで用いられている既存のＤＡＣ１８と比較器２１およびＡＮＤ回路２２とを利用し、例えば１つのＮＡＮＤ回路４１、１つのインバータ４２および２つのスイッチ素子４３，４４によって構成されるラッチ回路３２等の簡単なデジタル回路を追加するだけの極めて簡単な回路構成で黒沈み検出回路３０Ａを実現し、レイアウト面積を最小限に抑える。 - 特許庁

The timing reproduction device equipped in a receiving device of a spread spectrum communication system includes: a baseband component extraction section (8) for extracting a baseband signal from a despread reception signal; and a timing reproduction section (9) which converts the extracted baseband signal into a power value and produces a reference clock of latch timing of the baseband signal outputted from the baseband component extraction section (8) based on the power value.例文帳に追加

本発明は、スペクトラム拡散通信システムの受信装置が備えるタイミング再生装置であって、逆拡散後の受信信号からベースバンド信号を抽出するベースバンド成分抽出部（８）と、抽出されたベースバンド信号を電力値へ変換し、電力値に基づいて、ベースバンド成分抽出部（８）から出力されるベースバンド信号のラッチタイミングの基準クロックを生成するタイミング再生部（９）と、を備えている。 - 特許庁

This magnetic field sensor is provided with a Hall element 11 generating a Hall voltage in proportion to density of a passing magnetic flux, a voltage amplifier 12 amplifying an output voltage from the Hall element 11, a Schmitt trigger circuit 13 receiving an amplification signal from the voltage amplifier and outputting different output voltages according to its threshold, and a logic latch circuit 15 latching the Schmitt trigger circuit by receipt of an output signal from it.例文帳に追加

磁界センサは、通過する磁束密度に比例してホール電圧を発生するホール素子１１と、該ホール素子１１の出力電圧を増幅する電圧増幅器１２と、電圧増幅器１２からの増幅信号を受け、そのしきい値により異なる出力電圧を出力するシュミットトリガ回路１３と、シュミットトリガ回路１３からの出力信号を受けてこれをラッチするロジックラッチ回路１５とを有している。 - 特許庁

To obtain a semiconductor storage device in which a conventional circuit easily prevents malfunction such as output noise and latch data break, output delay, etc., due to the data lines of a reading system from a pair of bit lines to an output buffer being influenced by the noise generated by the operation of a peripheral circuit without adding an unnecessary control circuit and an unnecessary layout for noise measurement and deterioration of a memory circuit.例文帳に追加

余分な制御回路やノイズ対策用の不要なレイアウトの追加、及びメモリ回路の性能を劣化させることなく、ビット線対から出力バッファまでの読み出し系のデータ線が、周辺回路の動作により引き起こされるノイズによって影響を受け、出力ノイズ、ラッチデータの破壊又は出力遅延といった誤動作を防止することが、既存の回路で容易にできる半導体記憶装置を得る。 - 特許庁

This device is constituted of a memory cell array, and a differential amplifier and a latch circuit in which for first waiting time operation, each of a pair of signal outputted from the memory cell array is latched an outputted responding to an enable-signal, for second waiting time operation, voltage difference of each of a pair of signal outputted from the memory cell array is amplified and outputted responding to an enable-signal.例文帳に追加

半導体メモリ装置及びそのデータ読出し方法であって、メモリセルアレイ、及び第１待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々をラッチして出力し、第２待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路で構成されている。 - 特許庁

In the ink jet recorder holding an ink jet print head having a plurality of nozzles for ejecting ink drops and driving elements provided for respective nozzles in order to eject ink drops, output of new data transfer signal dclk, image data hdat, latch signal lt, and driving waveform vcom for the driving element is canceled if the width of the driving waveform vcom is smaller than the period of an encoder signal.例文帳に追加

インク滴を吐出する複数のノズルとこれらのノズルからインク滴を吐出するために各ノズルごとに設けられた駆動素子とを有するインクジェット方式のプリントヘッドを保持するインクジェット記録装置であって、前記駆動素子を駆動させるための駆動波形ｖｃｏｍの幅がエンコーダ信号の周期よりも小さい場合、新たなデータ転送信号ｄｃｌｋ，画像データｈｄａｔ，ラッチ信号ｌｔ，および駆動波形ｖｃｏｍの出力をキャンセルする。 - 特許庁

In accordance with a sampling pulse supplied from a shift resistor (418) and a latch pulse supplied from the outside, the capacity means converts the total of currents supplied from the respective n video signal constant current sources (109) into a voltage, and the supply means supplies current corresponding to the converted voltage, whereby current output in accordance with a video signal is performed without depending on the transistor characteristics.例文帳に追加

シフトレジスタ（４１８）から供給されるサンプリングパルスと外部から供給されるラッチパルスに従って、前記容量手段は、ｎ個のビデオ信号用定電流源（１０９）の各々から供給される電流を加算した電流を電圧に変換し、前記供給手段は変換された電圧に応じた電流を供給することで、トランジスタの特性によらず、ビデオ信号に応じた電流出力を行うことを特徴とする。 - 特許庁

A detector module for assembling the computer tomography imaging system comprises a scintillator array, a plurality of photodiode arrays optically connected thereto, a decoder connected to the photodiode arrays and including a plurality of latch registers, and a flexible cable which is electrically connected to the decoder and is so constituted as to transmit a signal expressing the light output by the scintillator array to the CT imaging system.例文帳に追加

本願発明の他の実施形態において提供されるコンピュータ断層イメージング・システムのアセンブリのための検出器モジュールは、シンチレータ・アレイと、これに光学結合させた複数のフォトダイオードのアレイと、フォトダイオード・アレイと結合しており複数のラッチ・レジスタを含んだデコーダと、デコーダと電気的に接続させシンチレータ・アレイが出力した光を表す信号をＣＴイメージング・システムに送信するように構成させた可撓性ケーブルとを含む。 - 特許庁

An energizing spring for returning the latch contact section 33 of the shaking prevention piece to an initial position is incorporated in the sideways recess section.例文帳に追加

戸枠の固定縦枠の窪み部に対して取り付けられるドアラッチ用受け金具に於いて、前記受け金具の内部に、閉戸時、ドアラッチの先端部分が該受け金具の横向き凹所に入り込む寸前、ドアラッチに押圧され得るラッチ当たり部を介して該ドアラッチの先端部を前記横向き凹所の奥へと受け入れることを許容する可動のドア用ガタ防止部片を配設し、該ガタ防止部片の前記ラッチ当たり部を初期位置へ戻すための付勢バネを横向き凹所に組み込んだことを特徴とするドアラッチ用受け金具。 - 特許庁