「LATCH」に関連した英語例文の一覧と使い方(132ページ目) - Weblio英語例文検索

To provide a structure around an engine hood lock improving the safety in the collision and relatively facilitating the construction by mitigating a collision energy reducing the reaction of returning a latch by over-stroking an engine hood further than the ordinary closing position in acting an impact force, and mitigating the impact force by forming the engine hood to low rigidity.例文帳に追加

衝撃力作用時においてエンジンフードをその通常の閉止位置よりも更にオーバストロークさせてラッチが復帰する反力を小さくし、衝突エネルギを緩和すると共にエンジンフードを低剛性にし衝撃力を緩和し衝突時における安全性が向上でき、かつ比較的簡便に実施できるエンジンフードロック廻りの構造を提供する。 - 特許庁

This overvoltage protective circuit 15 has a first protective means 15A to clamp the output voltage at a level equal to or lower than the overvoltage limit and a second protective means 15B to latch stop the operation of the stabilized power supply when the first overvoltage protective means 15A clamps the voltage longer than predetermined.例文帳に追加

本発明の過電圧保護回路１５は、過電圧検出時に出力電圧を過電圧設定電圧以下のクランプレベルにクランプする第１の保護手段１５Ａと、第１の保護手段１５Ａによるクランプ動作が一定時間以上継続した場合に、安定化電源の動作をラッチ停止させる第２の保護手段１５Ｂとを備えている。 - 特許庁

By adding a pulse generating circuit that generates a single clock using a reversed signal after charging the capacitor as a trigger signal, and furthermore, by inserting a counter circuit that counts a clock signal between a comparator and a latch circuit, a long period of time can be created with signals of the short frequency counted so that the miniaturization of the capacitor is made possible.例文帳に追加

コンデンサに充電した後の反転信号をトリガー信号として1クロックを発生するパルス発生回路を付加し、さらにそのクロック信号をカウントするカウンタ回路をコンパレータとラッチ回路の間に挿入することにより、短い周期の信号をカウントすることで長い時間を作り出すことができ、コンデンサの小型化が可能になった。 - 特許庁

After the switching signal latch means 20 fetches the switching signal and the switching signal comparison means 30 confirms coincidence between the switching signal 61 and an internal switching signal 21, the selection circuit control means 50 issues an output signal restoration instruction to the output signal stop means 40 to resume the operation of an output signal 62.例文帳に追加

切換信号保持手段２０が切換信号を取り込み、切換信号比較手段３０によって切換信号６１と内部切換信号２１が一致したことが確認された後、選択回路制御手段５０は出力信号停止手段４０に対して出力信号復帰命令を発行し、出力信号６２の動作を再開させる。 - 特許庁

Each of a first switch 41 and a second switch 42 disposed at end of the output part 45 connects a corresponding source line to a first capacitor 31 or a second capacitor 32, respectively, when a signal directing the latch part to acquire data, a polarity control signal, and the resultant exclusive OR of a column corresponding to the switch itself satisfy predetermined conditions.例文帳に追加

出力部４５の端部に設けられた第１のスイッチ４１や第２のスイッチ４２は、ラッチ部にデータ取り込みを指示する信号、極性制御信号、およびスイッチ自身に対応する列の排他的論理和の結果が所定の条件を満足する場合に、対応するソースラインと第１キャパシタ３１または第２キャパシタ３２とを接続させる。 - 特許庁

To provide an LED driver which is capable of simplifying the structure of the driving circuit of a multipixel display device by shortening a data transfer time with simple constitution and dispensing with latch circuits for holding data at the time of successively transferring light emitting data to plural shift registers and also capable of reducing a rush current by shifting a light emitting timing for each shift register.例文帳に追加

簡単な構成でデータ転送時間を短縮し、複数のシフトレジスタに発光データを順次受け渡しするときのデータ保持用ラッチ回路を不要として多画素表示装置の駆動回路構造を簡素化するとともに、シフトレジスタごとに発光タイミングをずらせてラッシュ電流を小さくすることが可能なＬＥＤドライバを提供する。 - 特許庁

The second latch circuit 12 includes: a second transfer gate TG2 composed of a P-type transistor TP5 and an N-type transistor TN5 connected in parallel; a second clocked inverter circuit CIV2 for return composed of P-type transistors TP6 and TP7 connected in series and N-type transistors TN7 and N6 connected in series; and a second inverter circuit IV2.例文帳に追加

第２のラッチ回路１２は、並列接続されたＰ型トランジスターＴＰ５及びＮ型トランジスターＴＮ５により構成される第２のトランスファーゲートＴＧ２と、直列接続されたＰ型トランジスターＴＰ６、ＴＰ７、Ｎ型トランジスターＴＮ７、ＴＮ６により構成される帰還用第２のクロックドインバーター回路ＣＩＶ２と、第２のインバーター回路ＩＶ２を含む。 - 特許庁

An LCD driver IC chip 10 (a liquid crystal display driving device) comprises an internal semiconductor element circuit configured so that a data input circuit 11 RAM(Random Access Memory) 12 as a storage part, a logic circuit 13 as a data processing part, an output circuit 14 for outputting a signal including a latch circuit, etc., are correlated with each other.例文帳に追加

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。 - 特許庁

The first latch circuit 11 includes: a first transfer gate TG1 composed of a P-type transistor TP1 and an N-type transistor TN1 connected in parallel; a first clocked inverter circuit CIV1 for return composed of P-type transistors TP2 and TP3 connected in series and N-type transistors TN3 and TN2 connected in series; and a first inverter circuit IV1.例文帳に追加

第１のラッチ回路１１は、並列接続されたＰ型トランジスターＴＰ１及びＮ型トランジスターＴＮ１により構成される第１のトランスファーゲートＴＧ１と、直列接続されたＰ型トランジスターＴＰ２、ＴＰ３、Ｎ型トランジスターＴＮ３、ＴＮ２により構成される帰還用第１のクロックドインバーター回路ＣＩＶ１と、第１のインバーター回路ＩＶ１を含む。 - 特許庁

An ordinary relay maintaining a closed condition only when exciting current is supplied to a coil and the latch relay switching the condition when the exciting current is supplied to the coil and maintaining the condition even after supply of the exciting current is stopped, which are connected in parallel to each other, are interposed between an ECU power source and an ECU as an electrical load.例文帳に追加

ＥＣＵ電源と電気負荷であるＥＣＵとの間に、互いに並列に接続される、コイルに励磁電流が供給されている期間中だけ閉状態を保持する通常リレーと、コイルに励磁電流が供給された際に状態を切り替え、励磁電流の供給が停止された後にもその状態を保持するラッチリレーとを介装する。 - 特許庁

A power supplying means such as a battery and a load is connected by a MOSFET switch which has a few leakage current and a little of forward voltage drop, interruption is controlled, and the connection and interruption control state is controlled while being held by using a latch composed of a CMOS circuit driven by the battery.例文帳に追加

この課題を解決するために、本発明は、バッテリ等の電力供給手段と負荷との間を漏れ電流が少なくかつ順方向の電圧降下の少ないＭＯＳＦＥＴスイッチで接続および遮断の制御を行い、接続および遮断の制御状態をバッテリで駆動されるＣＭＯＳ回路からなるラッチを使って保持しつつ制御する。 - 特許庁

To provide a semiconductor device having a trench isolation structure, wherein related to a CMOS integrated circuit, etc., it comprises multiple power source voltage using trench isolation as an element isolation method, both isolation characteristics between NMOS and PMOS at a low power source voltage part and a latch-up resistance of a high power source voltage part are maintained without difficulty in the manufacturing process.例文帳に追加

素子分離方法としてトレンチ分離を用いた多電源電圧を有するＣＭＯＳ集積回路等において、低電源電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧部のラッチアップ耐性を両立することができると共に、製造工程上の困難性を伴わないトレンチ分離構造を有する半導体装置を提供する。 - 特許庁

A command latch circuit 100 to which an access command READ CMD is inputted outputs a low level pulse synchronizing with an external clock CLK, outputs an internal pre-charge signal PRE of a low level through a NAND gate 11 and a NAND gate 75 of a test mode sequence circuit 10, and resets an activation signal WL of a work line from a control circuit 200.例文帳に追加

アクセスコマンドＲＥＡＤ ＣＭＤが入力されたコマンドラッチ回路１００は、外部クロックＣＬＫに同期してローレベルパルスを出力し、テストモードシーケンス回路１０のＮＡＮＤゲート１１及びＮＡＮＤゲート７５を介してローレベルの内部プリチャージ信号ＰＲＥを出力して、制御回路２００からワード線の活性化信号ＷＬをリセットする。 - 特許庁

Then, positional information at a desired point of time is obtained, for instance, by multiplying the difference between two pieces of detection information received from the encoder 101 before and after the signal 151 by the content ratio of the data latch to the fixed cycle of a transmission request and adding the result to either of detection information received from the encoder 101 before or after the signal 151.例文帳に追加

そして、例えば、ラッチ信号１５１の前後にエンコーダ１０１から受信した２つの検出情報の差分に、送信要求の一定周期に対するデータラッチの内容の比を掛けて、ラッチ信号１５１前または後にエンコーダ１０１から受信した検出情報の何れかに足し合わせることにより、所望の時点における位置情報を得る。 - 特許庁

The influence of the SET phenomenon is excluded by providing a delay time in a clock, but in order to prevent a hold time from being increased by the delay time, a leading-edge delayed clock is input to one of the storage nodes in such a way that the transition from the storage node and whole of the latch modes to through modes can be delayed.例文帳に追加

ＳＥＴ現象の影響をクロックに遅延時間を設けることにより排除するが、その遅延時間によってホールド時間が増加させられることを防止するために、一方の記憶ノードへは、その記憶ノード及び全体のラッチモードからスルーモードへの移行が遅延させられるような前縁エッジ遅延クロックが入力される。 - 特許庁

Thus, sufficient setup time and hold time are secured to an internal clock signal intCLK generated by DLL(Delay Locked Loop) regarding a latch operation inside the register without depending high/low of frequency and the number of mounted devices if the frequency is within the desired range and unless the permitted number of devices is exceeded.例文帳に追加

それにより、所望とする周波数範囲内であると共に許容されるデバイス数を超えない限り、周波数の高低によらず且つデバイス搭載数によらず、レジスタ内部におけるラッチ動作に関し、ＤＬＬによって生成された内部クロック信号ｉｎｔＣＬＫに対して十分なセットアップタイム及びホールドタイムを確保することができる。 - 特許庁

The measuring instrument for measuring the noise in the semiconductor device changes the reference voltage Vref, monitors times from a change of a trigger signal S serving as a trigger of the noise generation up to changes of output signals OUTP, OUTN from the two latch circuits, and plots the reference voltage Vref and timing up to the changes of the outputs to estimate a noise waveform.例文帳に追加

半導体装置のノイズを測定する計測器は、参照電位Ｖｒｅｆを変化させて、ノイズ発生のトリガとなるトリガ信号Ｓの変化から２つのラッチ回路の出力信号ＯＵＴＰ、ＯＵＴＮの変化までの時間をモニタし、参照電圧Ｖｒｅｆと出力の変化までのタイミングをプロットすることでノイズ波形を推定する。 - 特許庁

Inverters 1, 2 supply a clock ck to master and slave side transmission gates 4, 8 without using a clocked inverter for data latching, and an NMOS transistor(TR) 5 and a PMOS TR 6 whose drain voltage/source voltage is inversely connected to that of a conventional CMOS circuit latch data when the transmission gates 4, 8 are open.例文帳に追加

データ保持のためのクロックド・インバータを用いずに、インバータ１，２によってマスタ側およびスレーブ側のトランスミッションゲート４，８にクロックｃｋを供給し、トランスミッションゲート４，８がオープンしたときのデータ保持を、通常のＣＭＯＳ回路とはドレイン電圧／ソース電圧が逆に接続されたＮＭＯＳのトランジスタ５とＰＭＯＳのトランジスタ６とで行うようにした。 - 特許庁

When a high potential enable signal E2 supplied to a gate terminal of a transistor P40 of which the drain terminal is connected to the gate terminal of the transistor P41 rises to a normal voltage in a high level signal, a reset circuit 21 supplies the high level signal to the latch circuit 23 and stops the application of the voltage through the connecting node PG to the gate terminal of the transistor P41.例文帳に追加

トランジスタＰ４１のゲート端子にドレイン端子が接続されているトランジスタＰ４０のゲート端子に供給される高電位イネーブル信号Ｅ２がハイレベル信号時の正常電圧まで立ち上がると、リセット回路２１はラッチ回路２３にハイレベル信号を供給して、接続ノードＰＧを介してのトランジスタＰ４１のゲート端子への印加を停止する。 - 特許庁

The closing motion assisting device 100 is provided with a casing 11 disposed at the door; an electric actuator 15 provided in the casing 11 and driven by signal input from the outside of the casing; and a lead-in latch 45 drawing a strike of a door frame by projecting in an arcuate moving locus from the casing 11 by operating force obtained by the drive of the electric actuator 15.例文帳に追加

閉動助勢装置１００において、扉に配設される筺体１１と、筺体１１に内設され筺体外部からの信号入力によって駆動される電動アクチュエータ１５と、この電動アクチュエータ１５の駆動による作動力によって筺体１１から弧状の移動軌跡で突出して扉枠のストライクを引き寄せる引込みラッチ４５とを設けた。 - 特許庁

Since the signals 0.5CA-a and 0.5CA-b have the double cycle of that of the C/A signal (CAint), first and second post-processing flip-flops FF2a and FF2b can perform the latch operations according to an internal clock signal intCLK generated by a DLL circuit in a state that the sufficient setup time and hold time are secured.例文帳に追加

信号０．５ＣＡ−ａ及び０．５ＣＡ−ｂがＣ／Ａ信号（ＣＡｉｎｔ）の２倍の周期を有することから、第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂは、十分なセットアップタイム及びホールドタイムを確保された状態で、ＤＬＬ回路で生成した内部クロック信号ｉｎｔＣＬＫに応じてラッチ動作を行うことができる。 - 特許庁

In a third mode, a silicon-on insulator radiation detector has a silicon layer formed on the insulating substrate, the silicon layer has the PNPN structure and a gate layer formed thereon, the gate layer has a PN gate, and latch-up occurs only in response to incident radiation in the radiation detector.例文帳に追加

第３の態様は、絶縁基板上に形成されたシリコン層を備えており、このシリコン層が、ＰＮＰＮ構造とＰＮＰＮ構造の上に形成されたゲート層とを備え、このゲート層がＰＮゲートを備えており、放射線検出器内で入射放射線に応答してのみラッチアップが生じる、シリコン・オン・インシュレータ放射線検出器である。 - 特許庁

Self-redundancy signal generating sections 14, 15, LB0-LJn transfer the compared result SG0-SGN to the discriminating circuit, while latch defective information of the memory block based on the compared result as self-redundancy signals LCP0-LCPJn for each operation test, and output them to a redundancy circuit.例文帳に追加

比較回路１３と判定回路との間に介在される自己冗長信号生成部１４，１５，ＬＢ０〜ＬＪｎは、比較結果ＳＧ０〜ＳＧＮを判定回路に転送するとともに、該比較結果に基づくメモリブロックの不良情報を１回の動作試験毎に自己冗長信号ＬＣＰ０〜ＬＣＰＪｎとしてラッチして、冗長回路に出力する。 - 特許庁

After the logics of the storage nodes are determined, the latch circuit can keep the state of the memory even when the source voltage of the level conversion circuit varies to some extent, and therefore the output voltage on the negative side can increasingly be reduced by reducing the level of the source voltage on the side of high electric potential without obstruction the transmission of the logic.例文帳に追加

ラッチ回路は、記憶ノードの論理が決定された後は、レベル変換回路の電源電圧がある程度変化されたとしても、その記憶状態を維持することができるため、論理伝搬に支障を来すこと無く、高電位側電源電圧のレベルを下げることによって負側の出力電圧をさらに低下させることができる。 - 特許庁

For example, configuration constituted of a data fetching part BF which fetches a data input signal Din by differential amplifier configuration when a clock signal CK is at an 'H' level and a latch part LT which latches a data output signal Dout from the BF when the CK is at the 'L' level is provided with a gain control part GCTL and common node control part CMNCTL.例文帳に追加

例えば、クロック信号ＣＫが‘Ｈ’レベルの際に差動アンプ構成でデータ入力信号Ｄｉｎの取り込みを行うデータ取り込み部ＢＦと、ＣＫが‘Ｌ’レベルの際にＢＦからのデータ出力信号Ｄｏｕｔをラッチするラッチ部ＬＴからなる構成に対し、ゲイン制御部ＧＣＴＬとコモンノード制御部ＣＭＮＣＴＬを設ける。 - 特許庁

The digital circuit is provided which comprises a sense-up section for generating first and second input data as first and second sense-up signals in response to a clock signal and an enable clock signal generated from the clock signal and an enable signal, and a cascode signal latch for inputting the first and second sense-up signals to generate first and second cascode signals.例文帳に追加

クロック信号及びイネーブル信号から発生するイネーブルクロック信号に応答して第１及び第２入力データを第１及び第２センスアンプ信号として発生させるセンスアンプ部と、第１及び第２センスアンプ信号を入力して第１及び第２カスコード信号を発生させるカスコード信号ラッチ部と、を含むデジタル回路が記載されている。 - 特許庁

When detection is made of a conflict between a memory write address to a memory circuit 120 which stores display data and a display read address, a display read signal and a line data transfer signal are generated by a host retry pulse generating circuit 113 based on memory write clocks, the signals are supplied to the memory circuit 120 and the line data transfer signal is supplied to a line latch circuit 121.例文帳に追加

表示用データを記憶するメモリ回路１２０に対するメモリライトアドレスと表示リードアドレスとの競合の検出時に、ホストリトライパルス発生回路１１３によりメモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路１２０に供給し、ラインラッチ回路１２１にラインデータ転送信号を供給する。 - 特許庁

As for each defective memory cell (unit bit defect) by a so-called random defect without providing any redundant cell array, data to be stored in the defective memory cell is held by a latch circuit 22 disposed between column data 12 and an I/O buffer 21, and the held data is output in place of the data of the defective memory cell.例文帳に追加

冗長セルアレイを持たず、所謂ランダム欠陥による各個の欠陥メモリセル（単ビット欠陥）に関して、この欠陥メモリセルに格納されようとするデータを、列データ１２と入出力バッファ２１との間に設けられたラッチ回路２２によってデータを保持し、また、該保持されたデータを欠陥メモリセルのデータに替えて出力するようにした。 - 特許庁

The nonvolatile latch circuit comprises a complementary inverter circuit 107 in which an n-ype MFSFET 101 having a ferroelectric thin film at a gate section is combined with a p-type MOSFET 102; and a complementary inverter circuit 108 in which an n-type MFSFET 103 having a ferroelectric thin film at a gate section is combined with a p-type MOSFET 104.例文帳に追加

この発明は、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０１と、Ｐ型ＭＯＳＦＥＴ１０２とを組み合わせた相補型のインバータ回路１０７と、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０３と、Ｐ型ＭＯＳＦＥＴ１０４とを組み合わせた相補型のインバータ回路１０８と、を備えている。 - 特許庁

A determining part 17 detects the luminance (e.g average luminance) of images taken by an imaging device 11 and determines that a pill 1 enters a celom of the subject when the luminance detected is below a specified value and a sub switch 16 is controlled ON through a latch circuit 18, thereby enabling the supply of the power to the wireless device 13 from a battery 14.例文帳に追加

撮像装置１１で撮像された画像の輝度（たとえば平均輝度）を、判断部１７が検出し、かつこの検出した輝度が所定値以下の場合にピル１が被検体の体腔内に入ったと判断して、ラッチ回路１８を介してサブスイッチ１６をオン状態に制御して、電池１４から無線装置１３への電力供給を可能にする。 - 特許庁

A data transfer circuit for simultaneously transferring data D1-D4 outputted sequentially from a body 9 of the superconducting single magnetic flux quantum circuit to latch type drivers 12-1 to 12-4 is composed of a demultiplexer 10, RS flip-flops 11-1 to 11-4, an SFQ pulse multiplexing circuit 13, a clock generating source 14 and a clock generating circuit 15.例文帳に追加

デマルチプレクサ１０とＲＳフリップフロップ１１−１〜１１〜４とＳＦＱパルス合流回路１３とクロック発生源１４とクロック発生回路１５とで、超伝導単一磁束量子回路本体９から順に出力されるデータＤ１〜Ｄ４を同時にラッチ型ドライバ１２−１〜１２−４に転送するデータ転送回路を構成する。 - 特許庁

The element substrate includes: a connection state output circuit for outputting a signal corresponding to a connection state of an input terminal of the logic power source or connection state of each input terminal of a recording signal, a clock signal, a drive signal and a latch signal; and a connection state output detector for outputting an output signal from the connection state output circuit.例文帳に追加

ロジック電源入力端子の接続状態、或いは記録信号、クロック信号、駆動信号、ラッチ信号の各入力端子の接続状態に応じた信号を出力する接続状態出力回路と、該接続状態出力回路からの出力信号を出力する接続状態出力探知とを有する素子基板。 - 特許庁

An SRAM is provided with a delay circuit 34 delaying a signal ACT which becomes an activation level responding to an active command by a fixed time Td and a latch circuit 35 latching an output signal ACTD of the delay circuit 34 whenever a level of an internal clock signal intCK is varied and generating a column decoder activating signal CDE.例文帳に追加

ＳＤＲＡＭにおいて、アクティブコマンドに応答して活性化レベルになる信号ＡＣＴを一定時間Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤＥを生成するラッチ回路３５とを設ける。 - 特許庁

When the memory package 2 is disconnected, the disconnected state is detected, and the reset side of the latching relay 3 in the control circuit 1 is driven by a battery by an one shot circuit 4 to be operated by the battery for driving the relay in a fixed time so that the latch of the DC/DC converter 5 in the memory package 2 to the ON state can be released.例文帳に追加

メモリパッケージ２の接続が未接続となった場合、未接続状態を検知し、一定期間リレーを駆動するためにバッテリで動作するワンショット回路４によって、バッテリで制御回路１内のラッチングリレー３のリセット側を駆動することで、メモリパッケージ２内のＤＣ−ＤＣコンバータ５のＯＮ状態へのラッチを解除する。 - 特許庁

A start timing of an intermittent operation control signal (EN) enabling the operation of a phase comparator 28 in a phase adjustment period for reading empty pixels of the CCD 15 is adjusted to synchronize with a variable clock V-CLK by delaying the variable clock V-CLK by a delay circuit 34 and impressed to the phase comparator 28 via a latch circuit 33.例文帳に追加

又、ＣＣＤ１５の空画素の読み出しとなる位相調整期間に位相比較器２８の動作をイネーブルにする間欠動作制御信号＼ＥＮの開始タイミングを、遅延回路３４により可変クロックＶ−ＣＬＫを遅延してこの可変クロックＶ−ＣＬＫと同期するようにタイミング調整し、ラッチ回路３３を経て位相比較器２８に印加する。 - 特許庁

The semiconductor storage device includes: a plurality of fuses or anti-fuses; a selector circuit which selects the plurality of fuses or anti-fuses in order; and a unidirectional latch circuit which can set data only in one direction from Low to High or from High to Low based on whether the fuse or the anti-fuse selected by the selector circuit is cut or not.例文帳に追加

半導体記憶装置が、複数のヒューズまたはアンチヒューズと、複数のヒューズまたはアンチヒューズを順に選択するセレクタ回路と、セレクタ回路により選択されたヒューズまたはアンチヒューズが切断されているか否かに基づき、ＬｏｗからＨｉｇｈ、または、ＨｉｇｈからＬｏｗの一方向のみにデータをセット可能な片方向ラッチ回路とを有する。 - 特許庁

The semiconductor memory device includes a mode register control unit configured to receive address signals, a mode register write signal, and a mode register read signal, and generate a flag signal and at least one output information signal, and a global input/output line latch unit for transferring the output information signal to a global input/output line in response to the flag signal.例文帳に追加

アドレス信号、モードレジスタ書込み信号及びモードレジスタ読取り信号を受信し、フラグ信号及び少なくとも一つの出力情報信号を生成するモードレジスタ制御部と、前記フラグ信号に応答して前記出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部とを含む構成とした。 - 特許庁

Moreover, when the fetched data signal is a signal necessary for the semiconductor device in the following stage and thereafter, an internal data transmission blocking circuit 6 halts fetching of the data signal to the latch circuit 3, and the clock transmission blocking circuit 4 and the external data transmission blocking circuit 5 output the fetched clock data and the data signal to the data output circuit 2.例文帳に追加

また、取り込んだデータ信号が次段以降の半導体装置が必要とする信号の場合、内部データ転送阻止回路６がラッチ回路３へのデータ信号の取り込みを停止し、クロック転送阻止回路４および外部データ転送阻止回路５が、取り込んだクロック信号およびデータ信号をデータ出力回路２へ出力させる。 - 特許庁

A data transition detection circuit 4 detects the data transition of an input data signal IDA; and a synchronizing clock generation circuit 3 generates a pulse synchronizing with the data transition from a clock, and generating a synchronizing pulse delayed by prescribed time to output a latch data signal obtained by latching the input data signal IDA by the delayed synchronizing pulse.例文帳に追加

データ遷移検知回路４によって入力データ信号ＩＤＡのデータ遷移を検出し、同期クロック生成回路３によって、クロックからこのデータ遷移に同期するパルスを生成して所定時間遅延した同期パルスを生成し、この遅延した同期パルスで入力データ信号ＩＤＡをラッチしたラッチデータ信号を出力する。 - 特許庁

This disk device includes a casing having a bottom wall, a disk-like recording medium arranged in the casing, a driving motor for supporting and rotating the recording medium, a head performing information processing for the recording medium, a head actuator, and an inertia latch mechanism 32 for latching the actuator to hold it in a retreating position when external force is received.例文帳に追加

ディスク装置は、底壁を有した筐体と、筐体内に配設されたディスク状の記録媒体と、記録媒体を支持しているとともに回転させる駆動モータと、記録媒体に対して情報処理を行うヘッドと、ヘッドアクチュエータと、外力を受けた際、アクチュエータをラッチして退避位置に保持するイナーシャラッチ機構３２と、を備えている。 - 特許庁

In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加

一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁

The logical circuit, corresponding to the power source instantaneous interruption, is provided with a first latch circuit L1 for inputting a data signal from an outer circuit via a first switch SW1 and latching the data signal; and a second latching circuit L2 for inputting the data signal latched in the first latching circuit L1 via a second switch SW2, latching the data signal, and outputting it to the outer circuit.例文帳に追加

第１スイッチＳＷ１を介して外部回路からデータ信号が入力されると共に、データ信号をラッチする第１ラッチ回路Ｌ１と、第２スイッチＳＷ２を介して第１ラッチ回路Ｌ１にてラッチされているデータ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第２ラッチ回路Ｌ２と、を備える。 - 特許庁

A second counter section 7 of a second asynchronization detection section 13 receives 64FS signals, counts them, clears the count each time when the count reaches a prescribed value, a window pulse generating section 8 outputs '1' for a predetermined period before and after the count reaches the predetermined value, and a latch section latches the output by each 5f signal and provides an output.例文帳に追加

第２の非同期検出部１３は、第２のカウンタ部７により６４ＦＳ信号を受けカウントしカウント値を予め定めた値となる毎にクリアし、ウインドーパルス発生部８によりこのカウント値が予め定めた値となる前後の予め定めた期間に”１”を出力し、ラッチ部によりこの出力を５Ｆ信号毎に保持して出力する。 - 特許庁

Then, all respective components (a voice coil motor 40, a lamp 50, a latch lever 60, an HDD connector 92 or the like) of the HDD1 excluding the carriage 20 and the spindle motor 30, which do not require assembling accuracy, stiffness, or the like are attached to the shroud 80 composed of a resin material such as plastics having thin thickness and light weight.例文帳に追加

そして、キャリッジ２０およびスピンドルモータ３０を除いたＨＤＤ１の全ての各構成部品（ボイスコイルモータ４０、ランプ５０、ラッチレバー６０、ＨＤＤコネクタ９２等）、即ち組み付け精度、剛性等の必要のない各構成部品を薄肉でかつ軽量なプラスチック等の樹脂材料からなるシュラウド８０に取り付けるようにする。 - 特許庁

The data latch circuit connects a storage circuit composed of inverters 11, 12 connected to a power source having power potential VDD(5V) larger than an amplitude (0-3V) of a digital signal via TFTs 13, 14 to a data bus line to which the digital signal is applied via a TFT 16, and controls the TFTs 13, 14, 16 by using a sampling signal S.例文帳に追加

デジタル信号の振幅（０−３Ｖ）よりも大きな電源電位ＶＤＤ（５Ｖ）を有する電源にＴＦＴ１３，１４を介して接続されたインバータ１１，１２で構成された記憶回路と、デジタル信号が印加されるデータバスラインとをＴＦＴ１６を介して接続し、サンプリング信号ＳによってＴＦＴ１３，１４，１６を制御する。 - 特許庁